【技術實現步驟摘要】
本技術涉及電子芯片制造領域，具體地，涉及一種基于soi工藝的雙埋層懸浮電極vertical-pnp結構。
技術介紹
1、隨著半導體集成電路向小型化和多樣化的發展，不斷縮小器件的特征尺寸、提高器件集成度的同時帶來了信號延長、互聯串擾等問題；通常使用的電互連介質導致的高功耗和能量浪費已不能滿足半導體工業對器件高性能低成本的要求；然而，光互連可以有效的解決上述問題并給傳統集成電路帶來許多新的功能，因此，光電器件成為半導體器件向高集成度發展的主要方向。
2、目前，通常使用的絕緣襯底上的硅(silicon?on?insulator，簡稱為：soi)襯底是在頂層硅和背層硅襯底之間引入了一層埋氧化層；具體通過在絕緣體上形成半導體薄膜，soi襯底具有了體硅襯底所無法比擬的優點，例如，可以實現集成電路中元器件的介質隔離，消除了體硅cmos電路中的寄生閂鎖效應；采用soi襯底制備的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此，soi襯底將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。
3、然而，soi制備過程中，在其中一片硅片注入推進形成單埋層,構建基礎bjt器件，當此結構與其他bjt共島時，會出現寄生效應和閂鎖問題。
技術實現思路
1、針對現有技術中的缺陷，本技術的目的是提供一種基于soi工藝的雙埋層懸浮電極vertical-pnp結構。
2、根據本技術提供的一種基于soi工藝的雙埋層懸浮電極ve
3、優選地，所述p型埋層bp上設置的基區采用濃n型阱層dnw。
4、優選地，所述濃n型阱層dnw中設置有濃p型摻雜區和濃n型摻雜區，所述濃p型摻雜區作為vertical-pnp結構的發射區，所述濃n型摻雜區作為vertical-pnp結構的基區。
5、優選地，所述p型埋層bp上設置有p型摻雜區，所述p型摻雜區作為vertical-pnp結構的集電區。
6、優選地，所述p型摻雜區從所述p型埋層bp表面引出，且所述p型摻雜區在所述p型埋層bp表面上的位置根據需求進行設計。
7、優選地，所述深磷層dn從濃n型埋層dbn表面延伸至硅片表面。
8、優選地，所述絕緣體上硅結構包括從上至下依次堆疊設置的硅薄層、二氧化硅絕緣層和硅襯底；所述p型埋層bp和濃n型埋層dbn均設置在硅薄層中。
9、根據本技術提供的一種電路結構，包括上述的雙埋層懸浮電極vertical-pnp結構。
10、與現有技術相比，本技術具有如下的有益效果：
11、1、本技術在soi隔離工藝過程中加入p型埋層bp和濃n型埋層dbn，通過深磷層dn加濃n型埋層dbn結構解決單島內vertical-pnp和其他器件并存時的橫向寄生問題和閂鎖(latch-up)問題，dn環還有提高器件耐壓的效用；深磷層dn提高了耐壓水平，sio2隔離層解決縱向寄生問題。
12、2、本技術采用dnw層作為vertical-pnp結構的基區，既滿足高頻特性，又保證外延層epi不反型。
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1.一種基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，包括：絕緣體上硅結構，在所述絕緣體上硅結構中的一片硅片中依次堆疊設置有P型埋層BP和濃N型埋層DBN，且所述濃N型埋層DBN的面積大于所述P型埋層BP的面積，所述P型埋層BP作為Vertical-PNP結構的縱向自由電極集電區；所述絕緣體上硅結構中的一片硅片還包括深磷層DN，所述深磷層DN呈環形設置在所述濃N型埋層DBN的邊緣處，所述P型埋層BP上設置有Vertical-PNP結構的基區。
2.根據權利要求1所述的基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，所述P型埋層BP上設置的基區采用濃N型阱層DNW。
3.根據權利要求2所述的基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，所述濃N型阱層DNW中設置有濃P型摻雜區和濃N型摻雜區，所述濃P型摻雜區作為Vertical-PNP結構的發射區，所述濃N型摻雜區作為Vertical-PNP結構的基區。
4.根據權利要求1所述的基于SOI工藝的雙埋層懸浮電極Vertica
5.根據權利要求4所述的基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，所述P型摻雜區從所述P型埋層BP表面引出，且所述P型摻雜區在所述P型埋層BP表面上的位置根據需求進行設計。
6.根據權利要求1所述的基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，所述深磷層DN從濃N型埋層DBN表面延伸至硅片表面。
7.根據權利要求1所述的基于SOI工藝的雙埋層懸浮電極Vertical-PNP結構，其特征在于，所述絕緣體上硅結構包括從上至下依次堆疊設置的硅薄層、二氧化硅絕緣層和硅襯底；所述P型埋層BP和濃N型埋層DBN均設置在硅薄層中。
8.一種電路結構，其特征在于，包括權利要求1-7任一項所述的雙埋層懸浮電極Vertical-PNP結構。
...【技術特征摘要】
1.一種基于soi工藝的雙埋層懸浮電極vertical-pnp結構，其特征在于，包括：絕緣體上硅結構，在所述絕緣體上硅結構中的一片硅片中依次堆疊設置有p型埋層bp和濃n型埋層dbn，且所述濃n型埋層dbn的面積大于所述p型埋層bp的面積，所述p型埋層bp作為vertical-pnp結構的縱向自由電極集電區；所述絕緣體上硅結構中的一片硅片還包括深磷層dn，所述深磷層dn呈環形設置在所述濃n型埋層dbn的邊緣處，所述p型埋層bp上設置有vertical-pnp結構的基區。
2.根據權利要求1所述的基于soi工藝的雙埋層懸浮電極vertical-pnp結構，其特征在于，所述p型埋層bp上設置的基區采用濃n型阱層dnw。
3.根據權利要求2所述的基于soi工藝的雙埋層懸浮電極vertical-pnp結構，其特征在于，所述濃n型阱層dnw中設置有濃p型摻雜區和濃n型摻雜區，所述濃p型摻雜區作為vertical-pnp結構的發射區，所述濃n型摻雜區作為vertical-pnp結構的基區。
【專利技術屬性】
技術研發人員：楊娟，
申請(專利權)人：上海申矽凌微電子科技股份有限公司，
類型：新型
國別省市：
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