【技術實現步驟摘要】
本專利技術涉及半導體領域，特別涉及一種晶圓結構。
技術介紹
1、在28nm以下節點，傳統的平面體硅金屬氧化物半導體場效應管晶體管(metaloxide?semiconductor?field?effect?transistor，mosfet)結構由于短溝道效應，柵極對于溝道電流的控制已經下降到了不可接受的程度，需要柵控能力更強的工藝以優化器件性能。而具備更強柵控能力的先進節點半導體器件主要包括鰭形場效應管(fin?fieldeffect?transistor，finfet)和全耗盡絕緣體上硅晶體管(fully?depleted?silicon?oninsulator，fdsoi)兩種。
2、fdsoi器件采用一種特殊的結構來提高半導體器件的性能和功耗，其在襯底(substrate)上形成絕緣層和絕緣層中的薄層單晶硅，絕緣層通常為二氧化硅，被稱為埋氧層(buried?oxide，box)，薄層單晶硅被稱為頂層硅或soi層。薄層單晶硅作為載流子通道，厚度極薄，在柵極電壓的影響下可以做到表面導通溝道之外形成全耗盡區域，極大的降低了漏電流。埋氧層在soi層和襯底之間隔離了電流的流動，從而減少了漏電流和互連電容的影響，并改善了器件的開關速度和電容儲存效果。由于fdsoi器件減少了電流的流失和電子的散射，它們可以提供更高的開關速度、更低的功耗和更好的抗輻射能力。fdsoi技術已廣泛應用于高性能微處理器、存儲器和射頻電路等領域。
3、fdsoi的閾值電壓影響器件的功耗和工作速度，閾值電壓越低，在相同工作電壓下有效驅動電
4、根據設計需求的不同，可以選擇不同閾值電壓的器件。在不改變器件結構的情況下得到閾值電壓不同的器件，可以提高器件的制造效率。
技術實現思路
1、有鑒于此，本申請的目的在于提供一種晶圓結構，可以在同一晶圓結構上設置不同閾值電壓的半導體器件，提高器件的制造效率。
2、本申請實施例提供了一種晶圓結構，包括：
3、襯底，以及所述襯底上的多個半導體器件組；每個半導體器件組包括至少一個半導體器件；
4、所述半導體器件包括埋氧層、埋氧層上的溝道層和所述溝道層上的柵極結構，所述柵極結構包括從所述溝道層向上依次層疊的高k介質層、n型功函數層和金屬間隙填充層；
5、所述多個半導體器件組包括第一器件組和第二器件組，所述第一器件組和所述第二器件組中的半導體結構還包括所述高k介質層和所述n型功函數層之間的p型功函數層；
6、所述第一器件組中的半導體器件和所述第二器件組中的半導體器件中p型功函數層的厚度不同，和/或，所述第一器件組中的半導體器件和所述第二器件中的半導體器件下方的襯底的摻雜狀態不同，所述摻雜狀態包括所述襯底與所述襯底上的溝道層的摻雜類型相同或相反。
7、可選的，所述p型功函數層的厚度范圍為(0nm,6nm]。
8、可選的，所述第一器件組中的半導體器件和所述第二器件組中的半導體器件中p型功函數層所屬的厚度范圍不同，所述厚度范圍包括第一范圍、第二范圍和第三范圍中的一種，所述第一范圍為[1.5nm,2nm]，所述第二范圍為[2.7nm,4nm]，所述第三范圍為(4nm,6nm]。
9、可選的，所述第一器件組中的半導體器件中的溝道層的摻雜類型為n型，所述第一器件組中的半導體器件中的p型功函數層的厚度屬于所述第一范圍，所述第一器件組第一器件和第二器件中的至少一種，所述第一器件下的襯底和所述第一器件中的溝道層的摻雜類型相同，所述第二器件下的襯底和所述第二器件中的溝道層的摻雜類型相反。
10、可選的，所述第二器件組中的半導體器件中的溝道層的摻雜類型為p型，所述第二器件組包括第一分組和第二分組中的至少一種，所述第一分組中的半導體器件中的p型功函數層的厚度屬于所述第二范圍，所述第二分組中的半導體器件中的p型功函數層的厚度屬于所述第三范圍；
11、所述第一分組包括第三器件和第四器件中的至少一種，所述第三器件下的襯底和所述第三器件中的溝道層的摻雜類型相同，所述第四器件下的襯底和所述第四器件中的溝道層的摻雜類型相反；
12、所述第二分組包括第五器件和第六器件中的至少一種，所述第五器件下的襯底和所述第五器件中的溝道層的摻雜類型相同，所述第六器件下的襯底和所述第六器件中的溝道層的摻雜類型相反。
13、可選的，所述多個半導體器件組還包括第三器件組，所述第三器件組中的半導體器件不具有p型功函數層；所述第三器件組中的半導體器件中的溝道層的摻雜類型為n型；
14、所述第三器件組包括第七器件和第八器件中的至少一種，所述第七器件下的襯底和所述第七器件中的溝道層的摻雜類型相同，所述第八器件下的襯底和所述第八器件中的溝道層的摻雜類型相反。
15、可選的，所述多個半導體器件組中，具有相同p型功函數層厚度，且具有相同摻雜狀態的半導體器件，設置于同一區域范圍內。
16、可選的，所述半導體器件還包括所述溝道層上位于所述柵極結構兩側的源極結構和漏極結構。
17、可選的，所述半導體器件還包括高k介質層和溝道層之間的氧化層、高k介質層和n型功函數層之間的高k介質保護層和刻蝕阻擋層、n型功函數層和金屬間隙填充層之間的阻擋層中的至少一種。
18、可選的，所述氧化層的材料為氧化硅，厚度范圍為[3nm,4nm]；
19、和/或，所述高k介質層的材料為hfo2，厚度范圍為[1nm,1.5nm]；
20、和/或，所述高k介質保護層的材料為tin，厚度范圍為[0.8nm,1.2nm]；
21、和/或，所述刻蝕阻擋層的材料為鉭氮化物或鉭化合物，厚度范圍為[0.5nm,0.9nm]；
22、和/或，所述p型功函數層的材料為tin；
23、和/或，所述n型功函數層的材料為鈦鋁，鈦鋁碳化物或鈦鋁氧化物，厚度范圍為[4.5nm,5.5nm]；
24、和/或，所述阻擋層的材料為tin，厚度范圍為[1.5nm,2.5nm]；
25、和/或，所述金屬間隙填充層的材料為鎢；所述金屬間隙填充層和所述p型功函數層的厚度之和為預設值；
26、和/或，所述埋氧層的厚度為15nm，所述溝道層材料為硅，厚度為5nm。
27、可選的，所述半導體器件還包括與所述半導體器件下的襯底連接的后柵極。
28、本申請提供了一種晶圓結構，包括襯底，以及襯底上的多個半導體器件組，每個半導體器件組包括至少一個半導體器件，半導體器件包括埋氧層、埋氧層上的溝道層和溝道層上的柵極結構，柵極結構包括從溝道層向上依次層疊的高k介質層、n型功函數層和金屬間隙填充層，多個半導體器件組包括第一器件組和第二器件組，第一器件組和第二器件組本文檔來自技高網...
【技術保護點】
1.一種晶圓結構，其特征在于，包括：
2.根據權利要求1所述的晶圓結構，其特征在于，所述P型功函數層的厚度范圍為(0nm,6nm]。
3.根據權利要求2所述的晶圓結構，其特征在于，所述第一器件組中的半導體器件和所述第二器件組中的半導體器件中P型功函數層所屬的厚度范圍不同，所述厚度范圍包括第一范圍、第二范圍和第三范圍中的一種，所述第一范圍為[1.5nm,2nm]，所述第二范圍為[2.7nm,4nm]，所述第三范圍為(4nm,6nm]。
4.根據權利要求3所述的晶圓結構，其特征在于，所述第一器件組中的半導體器件中的溝道層的摻雜類型為N型，所述第一器件組中的半導體器件中的P型功函數層的厚度屬于所述第一范圍，所述第一器件組第一器件和第二器件中的至少一種，所述第一器件下的襯底和所述第一器件中的溝道層的摻雜類型相同，所述第二器件下的襯底和所述第二器件中的溝道層的摻雜類型相反。
5.根據權利要求3所述的晶圓結構，其特征在于，所述第二器件組中的半導體器件中的溝道層的摻雜類型為P型，所述第二器件組包括第一分組和第二分組中的至少一種，所述第一分組中的半
6.根據權利要求1所述的晶圓結構，其特征在于，所述多個半導體器件組還包括第三器件組，所述第三器件組中的半導體器件不具有P型功函數層；所述第三器件組中的半導體器件中的溝道層的摻雜類型為N型；
7.根據權利要求1-6任一項所述的晶圓結構，其特征在于，所述多個半導體器件組中，具有相同P型功函數層厚度，且具有相同摻雜狀態的半導體器件，設置于同一區域范圍內。
8.根據權利要求1-6任一項所述的晶圓結構，其特征在于，所述半導體器件還包括所述溝道層上位于所述柵極結構兩側的源極結構和漏極結構。
9.根據權利要求1-6任一項所述的晶圓結構，其特征在于，所述半導體器件還包括高k介質層和溝道層之間的氧化層、高k介質層和N型功函數層之間的高k介質保護層和刻蝕阻擋層、N型功函數層和金屬間隙填充層之間的阻擋層中的至少一種。
10.根據權利要求9所述的晶圓結構，其特征在于，所述氧化層的材料為氧化硅，厚度范圍為[3nm,4nm]；
11.根據權利要求1-6任一項所述的晶圓結構，其特征在于，所述半導體器件還包括與所述半導體器件下的襯底連接的后柵極。
...【技術特征摘要】
1.一種晶圓結構，其特征在于，包括：
2.根據權利要求1所述的晶圓結構，其特征在于，所述p型功函數層的厚度范圍為(0nm,6nm]。
3.根據權利要求2所述的晶圓結構，其特征在于，所述第一器件組中的半導體器件和所述第二器件組中的半導體器件中p型功函數層所屬的厚度范圍不同，所述厚度范圍包括第一范圍、第二范圍和第三范圍中的一種，所述第一范圍為[1.5nm,2nm]，所述第二范圍為[2.7nm,4nm]，所述第三范圍為(4nm,6nm]。
4.根據權利要求3所述的晶圓結構，其特征在于，所述第一器件組中的半導體器件中的溝道層的摻雜類型為n型，所述第一器件組中的半導體器件中的p型功函數層的厚度屬于所述第一范圍，所述第一器件組第一器件和第二器件中的至少一種，所述第一器件下的襯底和所述第一器件中的溝道層的摻雜類型相同，所述第二器件下的襯底和所述第二器件中的溝道層的摻雜類型相反。
5.根據權利要求3所述的晶圓結構，其特征在于，所述第二器件組中的半導體器件中的溝道層的摻雜類型為p型，所述第二器件組包括第一分組和第二分組中的至少一種，所述第一分組中的半導體器件中的p型功函數層的厚度屬于所述第二范圍，所述第二分組中...
【專利技術屬性】
技術研發人員：薛書簡，徐勇，張驥，李彬鴻，王云，
申請(專利權)人：廣東省大灣區集成電路與系統應用研究院，
類型：發明
國別省市：
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