【技術實現步驟摘要】
本專利技術涉及半導體器件，特別是涉及一種碳化硅基浮空背勢壘柵功率器件及其制備方法。
技術介紹
1、碳化硅(sic)作為第三代半導體典型代表，碳化硅材料具有較寬的禁帶寬度，還具有高的擊穿電壓，高的熱導率，高的電子飽和速率等優點。因此，以碳化硅材料制備的電力電子器件具有更高的耐壓，電流保密和工作頻率。可在高頻、高溫環境中工作，可靠性高，適合苛刻的工作環境等。因此，碳化硅材料作為第三代電力電子器件已經成為電力電子技術最為重要的發展方向，在軍事和民事領域具有重要的應用前景。
2、金屬氧化物半導體場效應晶體管(metal?oxide?semiconductor?field?effecttransistor,mosfet)作為電壓控制器件具有開關速度快、高頻性能好、噪聲小、驅動功率小等優點，是常用的功率開關器件。相較于同水平的硅基mosfet，碳化硅基mosfet因其材料特性有著耐壓能力更高、工作溫度更高的優勢，在不需要引入復雜結構設計的情況下就可以在同等電壓條件下實現比硅基材料更低的比導通電阻，有望成為最合適的在高溫高壓條件下工作的功率開關器件。然而，碳化硅基mosfet器件的可靠性問題也制約了其商業化發展和廣泛應用。
3、然而，碳化硅基mosfet器件的可靠性問題，特別是柵氧化層可靠性問題，包括柵氧化層的tddb(time?dependent?dielectric?breakdown，時間依賴的電介質擊穿)效應和bti(bias?temperature?instability，偏置溫度不穩定性)效應，制約了器件的
技術實現思路
1、本專利技術提供一種碳化硅基浮空背勢壘柵功率器件及其制備方法，能夠在反向大電壓下，通過耗盡浮空背勢壘，防止大量電子進入柵氧化層導致柵氧化層的退化，從而提高功率器件的可靠性。
2、為解決上述技術問題，本專利技術采用的一個技術方案是：提供一種碳化硅基浮空背勢壘柵功率器件，包括從下至上依次層疊設置的背部漏極金屬層、n+型碳化硅襯底、n型漂移層；在所述n型漂移層的頂部兩側分別設有p型基區，在兩個所述p型基區之間設有p+型浮空背勢壘，所述p+型浮空背勢壘與所述p型基區間隔設置，所述p型基區內包裹有p+型源區以及n+型源區，所述p+型源區以及所述n+型源區并排設置且側面相互接觸，所述p+型源區靠近所述n型漂移層的側面設置；在所述n型漂移層的上方從左至右依次設有第一源極金屬層、氧化層以及第二源極金屬層，所述氧化層內包裹有多晶硅柵，所述氧化層的下方設有與所述多晶硅柵鄰接的柵氧化層，所述p+型浮空背勢壘位于所述柵氧化層的下方并與所述柵氧化層形成浮空背勢壘柵結構；在所述第一源極金屬層、所述氧化層以及所述第二源極金屬層的上方設有頂部金屬層，在所述頂部金屬層的上方設有鈍化層。
3、根據本專利技術的一個實施例，所述p+型浮空背勢壘的深度為3.0μm，摻雜濃度為1e18cm-3～1e19?cm-3。
4、根據本專利技術的一個實施例，所述p型基區的深度為1.5μm，摻雜濃度為1e17?cm-3～1e18?cm-3；所述n+型源區的深度為0.2μm，摻雜濃度為大于1e19?cm-3；所述p+型源區的深度為3.0μm，摻雜濃度為1e18?cm-3～1e19?cm-3。
5、根據本專利技術的一個實施例，所述柵氧化層的厚度為500a；所述多晶硅柵的厚度為4000a。
6、根據本專利技術的一個實施例，所述氧化層的厚度為1.0μm。
7、根據本專利技術的一個實施例，所述鈍化層包括厚度為6000a的等離子增強正硅酸乙酯層、厚度為300a的等離子增強氮化硅層以及厚度為7μm的聚酰亞胺膜層。
8、根據本專利技術的一個實施例，所述第一源極金屬層和所述第二源極金屬層的厚度均為1000a。
9、根據本專利技術的一個實施例，所述頂部金屬層的厚度為4μm。
10、根據本專利技術的一個實施例，所述背部漏極金屬層包括厚度為1000a的金屬鈦層、厚度為2000a的金屬鎳層以及厚度為10ka的金屬銀層。
11、為解決上述技術問題，本專利技術采用的另一個技術方案是：提供一種所述的碳化硅基浮空背勢壘柵功率器件的制備方法，包括：
12、步驟s1：在n+碳化硅襯底上外延生長n型漂移層；
13、步驟s2：在所述n型漂移層上，依次通過生長第一掩蔽層工藝、高溫氧化工藝、光刻工藝、刻蝕工藝以及離子注入工藝，形成p型基區；
14、步驟s3：利用所述第一掩蔽層生長一層低壓四乙氧基硅酸鹽玻璃，通過等離子體干法各向同性刻蝕工藝、自對準工藝以及離子注入工藝，形成n+型源區；
15、步驟s4：利用濕法去除所述第一掩蔽層，重新淀積各層的第二掩蔽層，通過光刻工藝、刻蝕工藝以及離子注入工藝，形成p+型源區以及p+型浮空背勢壘；
16、步驟s5：通過碳膜生長及高溫激活工藝、氮退火工藝生長柵氧化層；
17、步驟s6：在所述柵氧化層上淀積飽和摻雜的多晶硅，通過光刻工藝和刻蝕工藝，形成多晶硅柵；
18、步驟s7：在所述多晶硅柵和所述柵氧化層上淀積一層硼磷硅玻璃，通過光刻工藝和刻蝕工藝，形成氧化層，所述氧化層包裹所述多晶硅柵；
19、步驟s8：在所述氧化層的兩側，通過淀積金屬工藝和快速退火工藝，形成第一源極金屬層、第二源極金屬層；
20、步驟s9：通過濺射工藝和刻蝕工藝，形成頂部金屬層，并在所述頂部金屬層上沉積鈍化層；
21、步驟s10：在所述n+型碳化硅襯底的背部通過淀積金屬工藝和激光退火工藝形成背部漏極金屬層，完成碳化硅基浮空背勢壘柵功率器件的制備。
22、本專利技術的有益效果是：該碳化硅基浮空背勢壘柵功率器件能夠在反向大電壓下，通過耗盡浮空背勢壘，防止大量電子進入柵氧化層導致柵氧化層的退化，從而提高功率器件的可靠性。
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1.一種碳化硅基浮空背勢壘柵功率器件，其特征在于，包括從下至上依次層疊設置的背部漏極金屬層、n+型碳化硅襯底、n型漂移層；在所述n型漂移層的頂部兩側分別設有p型基區，在兩個所述p型基區之間設有p+型浮空背勢壘，所述p+型浮空背勢壘與所述p型基區間隔設置，所述p型基區內包裹有p+型源區以及n+型源區，所述p+型源區以及所述n+型源區并排設置且側面相互接觸，所述p+型源區靠近所述n型漂移層的側面設置；在所述n型漂移層的上方從左至右依次設有第一源極金屬層、氧化層以及第二源極金屬層，所述氧化層內包裹有多晶硅柵，所述氧化層的下方設有與所述多晶硅柵鄰接的柵氧化層，所述p+型浮空背勢壘位于所述柵氧化層的下方并與所述柵氧化層形成浮空背勢壘柵結構；在所述第一源極金屬層、所述氧化層以及所述第二源極金屬層的上方設有頂部金屬層，在所述頂部金屬層的上方設有鈍化層。
2.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述p+型浮空背勢壘的深度為3.0μm，摻雜濃度為1e18?cm-3～1e19cm-3。
3.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于
4.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述柵氧化層的厚度為500A；所述多晶硅柵的厚度為4000A。
5.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述氧化層的厚度為1.0μm。
6.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述鈍化層包括厚度為6000A的等離子增強正硅酸乙酯層、厚度為300A的等離子增強氮化硅層以及厚度為7μm的聚酰亞胺膜層。
7.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述第一源極金屬層和所述第二源極金屬層的厚度均為1000A。
8.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述頂部金屬層的厚度為4μm。
9.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述背部漏極金屬層包括厚度為1000A的金屬鈦層、厚度為2000A的金屬鎳層以及厚度為10kA的金屬銀層。
10.一種如權利要求1-9任一項所述的碳化硅基浮空背勢壘柵功率器件的制備方法，包括：
...【技術特征摘要】
1.一種碳化硅基浮空背勢壘柵功率器件，其特征在于，包括從下至上依次層疊設置的背部漏極金屬層、n+型碳化硅襯底、n型漂移層；在所述n型漂移層的頂部兩側分別設有p型基區，在兩個所述p型基區之間設有p+型浮空背勢壘，所述p+型浮空背勢壘與所述p型基區間隔設置，所述p型基區內包裹有p+型源區以及n+型源區，所述p+型源區以及所述n+型源區并排設置且側面相互接觸，所述p+型源區靠近所述n型漂移層的側面設置；在所述n型漂移層的上方從左至右依次設有第一源極金屬層、氧化層以及第二源極金屬層，所述氧化層內包裹有多晶硅柵，所述氧化層的下方設有與所述多晶硅柵鄰接的柵氧化層，所述p+型浮空背勢壘位于所述柵氧化層的下方并與所述柵氧化層形成浮空背勢壘柵結構；在所述第一源極金屬層、所述氧化層以及所述第二源極金屬層的上方設有頂部金屬層，在所述頂部金屬層的上方設有鈍化層。
2.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述p+型浮空背勢壘的深度為3.0μm，摻雜濃度為1e18?cm-3～1e19cm-3。
3.根據權利要求1所述的碳化硅基浮空背勢壘柵功率器件，其特征在于，所述p型基區的深度為1.5μm，摻雜濃度為1e17?cm-3～1e18?cm-3；所述n+型源區的深度為0.2μm...
【專利技術屬性】
技術研發人員：劉國梁，郭漢玉，樊永輝，許明偉，樊曉兵，
申請(專利權)人：深圳市匯芯通信技術有限公司，
類型：發明
國別省市：
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