本申請提供一種數據讀取電路，包括：數據轉換電路，包括第一并聯轉串聯電路以及命令控制電路，第一并聯轉串聯電路與存儲陣列連接，讀取存儲陣列并行數據；命令控制電路基于讀命令的控制，生成觸發時序不同的控制信號至第一并聯轉串聯電路，對存儲陣并行數據進行處理，第一并聯轉串聯電路參照控制信號的時序，在一個時序周期內，按序輸出串行的存儲陣列并行數據；數據選擇電路，控制串行數據的輸出順序；第二并聯轉串聯電路，接收數據選擇電路輸出的串行數據，并將串行數據壓縮成單個數據位的數據后輸出。本申請通過并聯轉串聯電路將數據從并行轉為串行，并將串行數據壓縮成單個數據位的數據，減少了一半數據線的使用。
【技術實現步驟摘要】
本專利技術屬于半導體，尤其涉及一種數據讀取電路。
技術介紹
1、動態隨機存取內存（dram）芯片的數據讀取過程涉及多個階段，包括命令傳輸與解碼、行激活與列選擇、數據感測與輸出以及數據傳遞和預充電。在單個dram芯片中，數據總線的寬度通常為16位，可以同時傳輸多個數據位，主機通過地址線向雙倍速率同步動態隨機存儲器（ddr）發送具體的行地址，ddr內存內部的行解碼器對該地址進行解碼，隨后該行的所有存儲單元會被用于后續的讀寫操作，緊接著行激活后，主機發送列地址到ddr內存，ddr內存可以在一個時鐘周期內傳輸兩次數據，使得數據傳輸較傳統的單數據內存提高兩倍，與行地址一樣，列地址的選擇也會被內部的解碼器解碼，精確的選中特定的列，列地址的發送同時伴隨著讀取命令，指示內存開始讀取數據，隨著列地址的不斷切換，可以選擇同一行中的不同數據進行讀取。
2、這種基于列地址的數據選擇電路由于地址信號的后3位解碼出8比特數據，因此解碼出的8比特數據在選擇1條數據線進行信號輸出時，需要考慮信號的匹配難度以及芯片中的電路面積。
技術實現思路
1、本申請提供一種數據讀取電路和方法，通過第一并聯轉串聯電路將數據從并行轉為串行，并通過第二并聯轉串聯電路將串行數據壓縮成單個數據位的數據，減少了一半數據線的使用，極大地減小了電路的設計面積；同時基于列地址的數據選擇電路使數據讀取更簡便快捷，極大提高了工作效率。
2、本專利技術的其他目的和優點可以從本專利技術所揭露的技術特征中得到進一步的了解。
3、為達上述之一或部分或全部目的或其他目的，本專利技術提供一種數據讀取電路。
4、一種數據讀取電路，包括：
5、數據轉換電路，包括第一并聯轉串聯電路以及命令控制電路，所述第一并聯轉串聯電路與存儲陣列連接，讀取所述存儲陣列的并行數據；所述命令控制電路基于讀命令的控制，生成觸發時序不同的控制信號至所述第一并聯轉串聯電路，對所述存儲陣列的并行數據進行處理，所述第一并聯轉串聯電路參照控制信號的時序，在一個時序周期內，按序將所述存儲陣列的并行數據輸出為串行數據；
6、數據選擇電路，控制所述串行數據的輸出順序；
7、第二并聯轉串聯電路，接收所述數據選擇電路輸出的串行數據，并將串行數據壓縮成單個數據位的數據后進行輸出。
8、在一個時序周期內，按序將所述存儲陣列的并行數據輸出為串行數據，包括：
9、將輸入存儲陣列的并行數據分組輸入所述第一并聯轉串聯電路，每組內的并行數據根據控制信號的時序按序輸出，形成串行數據。
10、所述命令控制電路，包括將輸入的外部讀命令輸出為讀信號以及多個觸發時序不同的讀命令的讀命令電路；
11、以及控制信號生成電路，外部地址信號輸入至地址信號電路并生成地址信號2，地址信號2與讀信號輸入至控制信號生成電路中，生成多組具有相同觸發時序的對信號，每一組內的對信號具有相反的觸發時序；
12、每組內的所述對信號分別與兩個讀命令組合，生成多個控制信號。
13、所述控制信號生成電路生成兩組具有相同觸發時序的對信號。
14、所述第一并聯轉串聯電路包括邏輯選擇電路以及cmos電路，所述邏輯選擇電路兩個為一組，依照所述儲存陣列并行數據的個數設置多組；
15、兩組邏輯選擇電路的輸出端分別接在一個cmos電路中的pmos柵極以及nmos柵極上，所述兩組邏輯選擇電路中的每組邏輯選擇電路具有相同輸入的存儲陣列數據以及控制信號；
16、每個cmos電路中輸入的存儲陣列數據經所述邏輯選擇電路以及cmos電路處理，按照多個控制信號的觸發開始時間進行交替輸出。
17、所述控制信號個數為兩個。
18、所述第一并聯轉串聯電路還包括多個緩存單元，所述緩存單元參照控制信號的時序，在所述控制信號結束觸發時，對所述并聯轉串聯電路輸出的串行數據進行緩存；
19、所述緩存單元的數量與所述第一并聯轉串聯電路個數相同。
20、所述數據選擇電路包括，
21、解碼電路，外部地址信號輸入至所述地址信號電路生成地址信號0和地址信號1，所述地址信號0和地址信號1通過所述解碼電路生成多個解碼信號；
22、以及控制電路，所述控制電路4個寄存器為一組，依照所述串行數據的個數設置多組；每組寄存器輸入端接入不同順序的串行數據，時鐘端連接不同的解碼信號，根據對應解碼信號確定所述串行數據的輸出順序。
23、所述解碼電路生成四個解碼信號。
24、所述第二并聯轉串聯電路包括，
25、時鐘錯位電路，響應觸發時序不同的讀命令對所述數據選擇電路按序輸出的串行數據進行緩存；
26、所述時鐘錯位電路根據所述串行數據的個數設置有多個時鐘錯位單元，所述時鐘錯位單元包括n個級聯的寄存器；不同時鐘錯位單元根據對應輸入的串聯數據相對錯開半個時鐘周期，將按序輸出的串行數據合并為上升沿數據和下升沿數據；
27、以及數據壓縮電路，響應時鐘信號將所述上升沿數據以及所述下升沿數據壓縮成單個數據位的數據后進行輸出。
28、與現有技術相比，本專利技術的有益效果主要包括：
29、本申請第一并聯轉串聯電路根據命令控制電路生成的觸發時序不同的控制信號對存儲陣列的并行數據進行處理，參照控制信號的時序，將并行數據轉換為串行數據輸出至數據選擇電路；第二并聯轉串聯電路接收數據選擇電路輸出的不同順序串行數據，并壓縮成單個數據位的數據后進行輸出，減少了一半數據線的使用，極大地減小了電路的設計面積。
30、為讓本專利技術的上述和其他目的、特征和優點能更明顯易懂，下文特舉優選實施例，并配合附圖，作詳細說明如下。
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【技術保護點】
1.一種數據讀取電路，其特征在于，包括：
2.根據權利要求1所述的一種數據讀取電路，其特征在于，在一個時序周期內，按序將所述存儲陣列的并行數據輸出為串行數據，包括：
3.根據權利要求1所述的一種數據讀取電路，其特征在于，所述命令控制電路，包括將輸入的外部讀命令輸出為讀信號以及多個觸發時序不同的讀命令的讀命令電路；
4.根據權利要求3所述的一種數據讀取電路，其特征在于，所述控制信號生成電路生成兩組具有相同觸發時序的對信號。
5.根據權利要求1所述的一種數據讀取電路，其特征在于，所述第一并聯轉串聯電路包括邏輯選擇電路以及CMOS電路，所述邏輯選擇電路兩個為一組，依照所述儲存陣列并行數據的個數設置多組；
6.根據權利要求3或5所述的一種數據讀取電路，其特征在于，所述控制信號個數為兩個。
7.根據權利要求5所述的一種數據讀取電路，其特征在于，所述第一并聯轉串聯電路還包括多個緩存單元，所述緩存單元參照控制信號的時序，在所述控制信號結束觸發時，對所述并聯轉串聯電路輸出的串行數據進行緩存；
8.根據權利要求1所述的一種數據讀取電路，其特征在于，所述數據選擇電路包括，
9.根據權利要求8所述的一種數據讀取電路，其特征在于，所述解碼電路生成四個解碼信號。
10.根據權利要求1所述的一種數據讀取電路，其特征在于，所述第二并聯轉串聯電路包括，
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【技術特征摘要】
1.一種數據讀取電路，其特征在于，包括：
2.根據權利要求1所述的一種數據讀取電路，其特征在于，在一個時序周期內，按序將所述存儲陣列的并行數據輸出為串行數據，包括：
3.根據權利要求1所述的一種數據讀取電路，其特征在于，所述命令控制電路，包括將輸入的外部讀命令輸出為讀信號以及多個觸發時序不同的讀命令的讀命令電路；
4.根據權利要求3所述的一種數據讀取電路，其特征在于，所述控制信號生成電路生成兩組具有相同觸發時序的對信號。
5.根據權利要求1所述的一種數據讀取電路，其特征在于，所述第一并聯轉串聯電路包括邏輯選擇電路以及cmos電路，所述邏輯選擇電路兩個為一組，依照所述儲存...
【專利技術屬性】
技術研發人員：徐璐，
申請(專利權)人：浙江力積存儲科技有限公司，
類型：發明
國別省市：
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