【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于集成電路驗(yàn)證，特別涉及一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法。
技術(shù)介紹
1、隨著人工智能、服務(wù)器市場的蓬勃發(fā)展，計算機(jī)系統(tǒng)對大數(shù)據(jù)傳輸?shù)乃俣群蛶捫枨蟛粩嘣鲩L。而pcie（peripheral?component?interconnect?express）作為一種高速串行計算機(jī)擴(kuò)展總線，成為計算機(jī)與外部數(shù)據(jù)交互的重要接口組件。pcie橋片是一種具有多個pcie接口的高速交換設(shè)備，便于計算機(jī)/服務(wù)器擴(kuò)展更多的pcie接口，從而可以接入更多的pcie子設(shè)備以滿足大數(shù)據(jù)交互的需求。
2、隨著芯片設(shè)計規(guī)模和復(fù)雜程度的指數(shù)級增長，在芯片流片前需要大量的驗(yàn)證工作，避免因驗(yàn)證不充分導(dǎo)致芯片功能異常，浪費(fèi)流片成本，甚至錯失芯片市場。然而目前針對pcie橋片的驗(yàn)證，沒有一套高效的驗(yàn)證方案。
3、傳統(tǒng)的eda（eletronic?design?automation）驗(yàn)證速度太慢，且無法覆蓋待驗(yàn)證芯片的真實(shí)使用場景；fpga原型驗(yàn)證雖然加速了驗(yàn)證，但是由于fpga芯片自身的限制，其運(yùn)行速度無法滿足pcie交換設(shè)備的滿帶寬應(yīng)用場景，比如pcie速率為gen3、lane數(shù)量為x16，而且針對不同的pcie橋片配置，需要生成單獨(dú)的fpga?bit文件，迭代周期久，自動化程度不高。故此需要提出一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法以解決上述問題。
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，該
2、為解決上述技術(shù)問題，本專利技術(shù)提供了一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，包括：
3、待驗(yàn)證的pcie橋片控制器；
4、商用pcie設(shè)備；
5、降速橋模塊，所述降速橋模塊的一端通過金手指連接所述商用pcie設(shè)備，所述降速橋模塊的另一端為頂層wrapper，所述頂層wrapper通過標(biāo)準(zhǔn)pipe接口連接所述待驗(yàn)證的pcie橋片控制器；
6、模式配置模塊，用于配置所述待驗(yàn)證pcie橋片控制器的group?lane的數(shù)量、lane速率、pcie控制器工作模式和所述頂層wrapper的pipe接口位寬及速率。
7、優(yōu)選的，所述待驗(yàn)證的pcie橋片控制器，內(nèi)部最多可以配置m個pcie控制器，共計n條物理lane接口；每條物理lane接口通過標(biāo)準(zhǔn)pipe接口與所述降速橋的頂層wrapper連接，每個pcie控制器的pipe接口位寬及速率，能夠通過所述模式配置模塊進(jìn)行靈活配置。
8、優(yōu)選的，所述模式配置模塊還包括：在編譯階段對輸入的控制指令進(jìn)行解碼，轉(zhuǎn)換成對應(yīng)的宏參數(shù)，所述待驗(yàn)證pcie橋片控制器和所述降速橋模塊根據(jù)對應(yīng)的宏參數(shù)，選擇對應(yīng)功能的代碼進(jìn)行編譯，分別配置所述待驗(yàn)證pcie橋片控制器上的所述pcie控制器的個數(shù)、每個所述pcie控制器的工作模式、每個所述pcie控制器的pipe接口位寬及速率，以及同時配置所述頂層wrapper的pipe接口位寬及速率。
9、優(yōu)選的，每個所述pcie控制器的工作模式包括ep或rc工作模式，每個所述pcie控制器的速率可以配置成gen1、gen2、gen3和gen4。
10、優(yōu)選的，所述降速橋模塊作為連接在所述待驗(yàn)證的pcie橋片控制器和所述商用pcie設(shè)備之間的pcie透明橋設(shè)備，且連接所述待驗(yàn)證的pcie控制器橋片的一端，按照所述待驗(yàn)證的pcie橋片控制器的設(shè)計速率進(jìn)行通信，連接所述商用pcie設(shè)備的一端，以固定的速率進(jìn)行通信。
11、優(yōu)選的，所述降速橋模塊，與所述待驗(yàn)證pcie橋片控制器連接的一端接收到來自所述待驗(yàn)證的pcie透明橋設(shè)備的報文后，緩存在所述pcie透明橋設(shè)備內(nèi)，通過所述pcie透明橋設(shè)備，將緩存的報文轉(zhuǎn)發(fā)到連接所述商用pcie設(shè)備的一端，所述降速橋模塊的兩端具有不同的速率，兩端的通信存在一個速率比，速率比的值取決于所述模式配置模塊的配置參數(shù)。
12、優(yōu)選的，所述商用pcie設(shè)備選用不同物理lane數(shù)量及速率的rc設(shè)備和ep設(shè)備。
13、優(yōu)選的，所述輸入控制指令為96bit數(shù)據(jù)，其中bit15-bit0代表所述待驗(yàn)證pcie橋片控制器的第0個pcie控制器的參數(shù)；bit31-bit16代表所述待驗(yàn)證pcie橋片控制器的第1個pcie控制器的參數(shù)；依此類推，bit95-bit80代表所述待驗(yàn)證pcie橋片控制器的第5個pcie控制器的參數(shù)。
14、優(yōu)選的，所述輸入控制指令為96'hb838_a929_ab2b_c848_b939_4bcb。
15、本專利技術(shù)與現(xiàn)有技術(shù)相比，具有如下有益效果：
16、本專利技術(shù)通過模式配置模塊，將待驗(yàn)證的pcie橋片控制器配置成pcie控制器個數(shù)可變、工作模式可選、速率可調(diào)的工作模式，同時配置降速橋模塊頂層wrapper的接口位寬和速率，以匹配待驗(yàn)證的pcie橋片控制器。通過改變模式配置模塊的輸入控制指令，生成待驗(yàn)證的pcie橋片控制器在不同應(yīng)用場景的硬件仿真加速器驗(yàn)證工程。本專利技術(shù)能夠?qū)崿F(xiàn)待驗(yàn)證的pcie橋片控制器的多模式、滿帶寬性能驗(yàn)證，縮短工程迭代周期，提高驗(yàn)證效率。
本文檔來自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，包括：
2.如權(quán)利要求1所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述模式配置模塊還包括：在編譯階段對輸入的控制指令進(jìn)行解碼，轉(zhuǎn)換成對應(yīng)的宏參數(shù)，所述待驗(yàn)證PCIe橋片控制器和所述降速橋模塊根據(jù)對應(yīng)的宏參數(shù)，選擇對應(yīng)功能的代碼進(jìn)行編譯，分別配置所述待驗(yàn)證PCIe橋片控制器上的所述PCIe控制器的個數(shù)、每個所述PCIe控制器的工作模式、每個所述PCIe控制器的PIPE接口位寬及速率，以及同時配置所述頂層wrapper的PIPE接口位寬及速率。
3.如權(quán)利要求2所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，每個所述PCIe控制器的工作模式包括EP或RC工作模式，每個所述PCIe控制器的速率能夠配置成Gen1、Gen2、Gen3和Gen4。
4.如權(quán)利要求1所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述降速橋模塊作為連接在所述待驗(yàn)證的PCIe橋片控制器和所述PCIe設(shè)備之間的PCIe透明橋設(shè)備，且連接所述待驗(yàn)證的PCIe控制器橋
5.如權(quán)利要求4所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述降速橋模塊，與所述待驗(yàn)證PCIe橋片控制器連接的一端接收到來自所述待驗(yàn)證的PCIe透明橋設(shè)備的報文后，緩存在所述PCIe透明橋設(shè)備內(nèi)，通過所述PCIe透明橋設(shè)備，將緩存的報文轉(zhuǎn)發(fā)到連接所述PCIe設(shè)備的一端，所述降速橋模塊的兩端具有不同的速率，兩端的通信存在一個速率比，速率比的值取決于所述模式配置模塊的配置參數(shù)。
6.如權(quán)利要求1所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述PCIe設(shè)備選用不同物理lane數(shù)量及速率的RC設(shè)備和EP設(shè)備。
7.如權(quán)利要求2所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述輸入控制指令為96bit數(shù)據(jù)，其中bit15-bit0代表所述待驗(yàn)證PCIe橋片控制器的第0個PCIe控制器的參數(shù)；bit31-bit16代表所述待驗(yàn)證PCIe橋片控制器的第1個PCIe控制器的參數(shù)；依此類推，bit95-bit80代表所述待驗(yàn)證PCIe橋片控制器的第5個PCIe控制器的參數(shù)。
8.如權(quán)利要求7所述的一種基于硬件仿真加速器的PCIe橋片驗(yàn)證方法，其特征在于，所述輸入控制指令為96'hB838_A929_AB2B_C848_B939_4BCB。
...【技術(shù)特征摘要】
1.一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，其特征在于，包括：
2.如權(quán)利要求1所述的一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，其特征在于，所述模式配置模塊還包括：在編譯階段對輸入的控制指令進(jìn)行解碼，轉(zhuǎn)換成對應(yīng)的宏參數(shù)，所述待驗(yàn)證pcie橋片控制器和所述降速橋模塊根據(jù)對應(yīng)的宏參數(shù)，選擇對應(yīng)功能的代碼進(jìn)行編譯，分別配置所述待驗(yàn)證pcie橋片控制器上的所述pcie控制器的個數(shù)、每個所述pcie控制器的工作模式、每個所述pcie控制器的pipe接口位寬及速率，以及同時配置所述頂層wrapper的pipe接口位寬及速率。
3.如權(quán)利要求2所述的一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，其特征在于，每個所述pcie控制器的工作模式包括ep或rc工作模式，每個所述pcie控制器的速率能夠配置成gen1、gen2、gen3和gen4。
4.如權(quán)利要求1所述的一種基于硬件仿真加速器的pcie橋片驗(yàn)證方法，其特征在于，所述降速橋模塊作為連接在所述待驗(yàn)證的pcie橋片控制器和所述pcie設(shè)備之間的pcie透明橋設(shè)備，且連接所述待驗(yàn)證的pcie控制器橋片的一端，按照所述待驗(yàn)證的pcie橋片控制器的設(shè)計速率進(jìn)行通信，連接所述pcie設(shè)備的一端，以固定的速率進(jìn)行通信。
5.如...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：蘇文虎，魏江杰，張永巍，李佩峰，高文研，
申請(專利權(quán))人：中電科申泰信息科技有限公司，
類型：發(fā)明
國別省市：
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