【技術實現步驟摘要】
本專利技術涉及芯片設計，具體涉及一種基于vscode平臺的芯片時序路徑可視化方法。
技術介紹
1、在集成電路設計領域，時序路徑分析是確保芯片性能和可靠性的關鍵步驟，用于確保芯片上不同部分的數據信號傳輸和處理能夠在正確的時間內發生，以避免任何可能的性能問題或功能故障。傳統的時序路徑分析通常依賴于專業的eda工具生成時序報告，然而這些報告往往是文本格式，設計工程師理解和分析這些數據需要耗費大量時間。對于設計結構相對復雜的芯片，設計工程師在分析時序路徑時通常只能看到某一類寄存器的路徑情況，難以了解其上下級的時序路徑。
2、芯片時序路徑可視化是一種展示芯片中數據信號傳輸和處理的具體路徑的方法，對于優化芯片設計至關重要。這種可視化方法能夠明確展示芯片內部各個邏輯節點以及這些邏輯節點之間的時序路徑，這些時序路徑代表了數據信號的傳輸線路，從而能夠幫助設計工程師識別可能存在的性能限制因素，并進行針對性的優化。
技術實現思路
1、針對現有技術所存在的上述缺點，本專利技術提供了一種基于vscode平臺的芯片時序路徑可視化方法，能夠有效克服現有技術所存在的難以對芯片時序路徑進行可視化的缺陷。
2、為實現以上目的，本專利技術通過以下技術方案予以實現：
3、一種基于vscode平臺的芯片時序路徑可視化方法，包括以下步驟：
4、s1、生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中；
5、s2、利用文本處理工具將時序路徑報告轉
6、s3、通過設置相關參數從格式轉換后的時序路徑中篩選出指定的目標時序路徑，以及目標時序路徑上下級的相鄰時序路徑；
7、s4、以圖形化方式展示篩選出的目標時序路徑和相鄰時序路徑。
8、優選地，s1中生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
9、利用design?compiler軟件生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中；
10、其中，芯片設計中的時序路徑包括從數據輸入端口到寄存器的時序路徑、從寄存器到寄存器的時序路徑、從寄存器到數據輸出端口的時序路徑和從數據輸入端口到數據輸出端口的時序路徑。
11、優選地，所述利用design?compiler軟件生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
12、s11、設置設計環境：包括設置工藝庫路徑、配置工藝庫，設置文件讀取路徑；
13、s12、定義時鐘：包括定義時鐘的周期、占空比和端口；
14、s13、讀取rtl設計文件；
15、s14、生成時序路徑報告：包括從數據輸入端口到寄存器的時序路徑、從寄存器到寄存器的時序路徑、從寄存器到數據輸出端口的時序路徑和從數據輸入端口到數據輸出端口的時序路徑；
16、其中，rtl設計文件為verilog文件或vhdl文件。
17、優選地，s2中利用文本處理工具將時序路徑報告轉換為vscode平臺可讀取的文本格式，包括：
18、利用文本處理工具awk對時序路徑報告進行模式掃描和處理，并將時序路徑報告轉換為vscode平臺可讀取的文本格式，以支持進一步的數據篩選。
19、優選地，s3中通過設置相關參數從格式轉換后的時序路徑中篩選出指定的目標時序路徑，以及目標時序路徑上下級的相鄰時序路徑，包括：
20、基于vscode平臺的c++語言開發環境，使用包括iostream、fstream、sstream、cstdlib、vector、map、string在內的庫，以及包括namespace在內的命令，通過設置相關參數從格式轉換后的時序路徑中篩選出指定的目標時序路徑，以及目標時序路徑上下級的相鄰時序路徑；
21、其中，相關參數包括目標時序路徑的寄存器名稱和寄存器上下級的級數。
22、優選地，s4中以圖形化方式展示篩選出的目標時序路徑和相鄰時序路徑，包括：
23、基于vscode平臺的c++語言開發環境，利用graphviz庫中的digraph和graph工具將篩選出的目標時序路徑和相鄰時序路徑以更加直觀的圖形化方式展示，得到芯片時序路徑可視化結果；
24、其中，芯片時序路徑可視化結果包括指定的目標時序路徑，以及目標時序路徑上下級的相鄰時序路徑，以直觀地分析時序關系。
25、與現有技術相比，本專利技術所提供的一種基于vscode平臺的芯片時序路徑可視化方法，具有以下有益效果：
26、1）將芯片后端設計中的時序報告，以拓撲形式可視化地展示出來，設計中的各類寄存器、存儲器、輸入/輸出端口之間的路徑連接信息都可以用連線關系表示，有效幫助設計工程師迅速進行時序路徑的分析、調整，提高時序路徑分析和優化的效率，同時能夠幫助設計工程師進行時序路徑的檢查和確認，以及無效路徑的分析和約束設置；
27、2）本方法具備良好的可拓展性，適用于復雜的多時鐘域、多數據路徑的芯片設計，通過本方法，設計工程師可以很快定位目標時序路徑上下多級的路徑連接情況，幫助設計工程師在時序優化和代碼優化的過程中極大地提高工作效率。
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1.一種基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：包括以下步驟：
2.根據權利要求1所述的基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：S1中生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
3.根據權利要求2所述的基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：所述利用Design?Compiler軟件生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
4.根據權利要求1所述的基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：S2中利用文本處理工具將時序路徑報告轉換為VSCode平臺可讀取的文本格式，包括：
5.根據權利要求1所述的基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：S3中通過設置相關參數從格式轉換后的時序路徑中篩選出指定的目標時序路徑，以及目標時序路徑上下級的相鄰時序路徑，包括：
6.根據權利要求1所述的基于VSCode平臺的芯片時序路徑可視化方法，其特征在于：S4中以圖形化方式展示篩選出
...【技術特征摘要】
1.一種基于vscode平臺的芯片時序路徑可視化方法，其特征在于：包括以下步驟：
2.根據權利要求1所述的基于vscode平臺的芯片時序路徑可視化方法，其特征在于：s1中生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
3.根據權利要求2所述的基于vscode平臺的芯片時序路徑可視化方法，其特征在于：所述利用design?compiler軟件生成芯片設計中的時序路徑，并將生成的所有時序路徑匯總至一個時序路徑報告中，包括：
4.根據權利要求1所述...
【專利技術屬性】
技術研發人員：張杰，劉玉，謝鳳英，孫立宏，劉麗萍，劉冠男，
申請(專利權)人：安徽芯紀元科技有限公司，
類型：發明
國別省市：
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