【技術實現步驟摘要】
本專利技術涉及自動化控制，具體而言，涉及一種控制器及多重控制方法。
技術介紹
1、隨著工業自動化和智能制造的發展，對控制器的計算能力和可靠性要求越來越高。復雜應用場景對控制器性能要求較高，由于采用高主頻的控制器技術難度較大，因此，現有技術中通常將多個低主頻的控制器組合使用，來應對復雜場景下的高性能的需求。
2、在現有技術中，由于多個控制器組合使用時一般多采用單通道設計，即多個控制器設置在同一通道中，因此，一旦控制器發生異常，則可能導致整個控制系統的工作出現異常，進而造成控制系統的可靠性和安全性下降。
技術實現思路
1、本專利技術解決的問題是如何保證控制器的穩定運行，進而提高控制器的可靠性和安全性。
2、為解決上述問題，本專利技術提供一種控制器及多重控制方法。
3、第一方面，本專利技術提供了一種控制器，所述控制器包括n個通道，每個所述通道均包括處理器，第i個所述通道內的所述處理器通過耦合電容與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述處理器通過耦合電容與第一個所述通道內的所述處理器連接，其中，n大于或等于2；i大于或等于1，且小于或等于n-1。
4、可選地，每個所述通道均還包括時鐘發生器，每個所述通道內的所述時鐘發生器分別與對應的所述處理器連接，第i個所述通道內的所述時鐘發生器還與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述時鐘發生器還與第一個所述通道內的所述處理器連接。
5、可選地
6、可選地，每個所述通道均還包括總線模塊，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接。
7、可選地，每個所述通道均還包括緩沖器和鎖存器，所述緩沖器的輸入端與對應的所述處理器的外部地址鎖存器連接，所述鎖存器的輸入端分別與對應的所述緩沖器的輸出端和對應的所述處理器的數據接口連接，所述鎖存器的輸出端與對應的所述總線模塊的數據接口連接。
8、可選地，每個所述通道均還包括電源模塊，每個所述通道內的所述電源模塊分別與對應的所述處理器電連接。
9、本專利技術的控制器，通過在控制器中設置多個通道，其中，每個通道的處理器通過耦合電容與下一個通道的處理器相連，第n個通道的處理器又通過耦合電容與第一個通道的處理器相連，形成一個閉合的環形結構，基于上述通道的布置，允許數據和信號在通道間高效、安全地傳遞，同時保持了通道間的電氣隔離，避免了相互干擾。即使某個通道發生故障，也不會影響到其他通道的正常運行，從而提高了整個系統的可靠性和安全性。
10、第二方面，本專利技術提供了一種多重控制方法，應用于上述任意一項所述的控制器，所述多重控制方法包括：
11、通過每個通道的處理器對獲取的總線數據進行處理，得到每個所述通道分別對應的處理結果；
12、對于每個所述通道，獲取所述通道以外的其他通道的處理結果，將所述通道的處理結果與其他通道的處理結果進行對比分析，判斷所述通道是否異常。
13、可選地，所述將所述通道的處理結果與其他通道的處理結果進行對比分析，判斷所述通道是否異常，包括：
14、當所述通道的處理結果與其他通道的處理結果均相同時，判定所述通道正常；
15、當所述通道的處理結果與其他通道的處理結果不相同，且與所述通道的處理結果不同的其他通道的數量大于或等于第一預設數量閾值時，判定所述通道異常；
16、當所述通道的處理結果與其他通道的處理結果不相同，且與所述通道的處理結果不同的其他通道的數量小于所述第一預設數量閾值時，判定所述通道正常；
17、其中，所述第一預設數量閾值小于所述通道的總數量。
18、可選地，每個所述通道均還包括總線模塊，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接；所述多重控制方法還包括：
19、當所述通道異常時，控制所述通道的所述處理器不輸出所述通道的處理結果，或斷開所述通道的供電電源；
20、當所述通道正常時，通過所述總線模塊輸出所述通道的處理結果。
21、可選地，每個所述通道均還包括總線模塊、緩沖器和鎖存器，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接，所述緩沖器的輸入端與對應的所述處理器的外部地址鎖存器連接，所述鎖存器的輸入端分別與對應的所述緩沖器的輸出端和對應的所述處理器的數據接口連接，所述鎖存器的輸出端與對應的所述總線模塊的數據接口連接；所述多重控制方法還包括：
22、對于每個所述通道，所述通道內的所述處理器與所述總線模塊進行數據通信時，通過所述緩沖器將所述處理器的外部地址鎖存器的控制信號延遲預設時長，獲得延遲后的控制信號；
23、根據延遲后的控制信號通過所述鎖存器對所述處理器與所述總線模塊的數據信號中的地址部分進行鎖存。
24、本專利技術的多重控制方法，每個通道的處理器首先對接收的總線數據進行分析和處理，生成各自的處理結果。根據通道的處理結果與其他通道的處理結果進行對比，來判斷該通道是否存在異常，基于控制器中的多通道設計，在單個通道異常的情況下，依舊可以保證其他通道的正常運行，通過這種方式，控制器能夠確保只有正確和一致的數據被輸出用于進一步處理和執行，從而提高了整個系統的穩定性和安全性。因此，本專利技術通過物理隔離和耦合電容連接提高了整個系統的可靠性，通過控制輸出機制提高了系統的安全性。
本文檔來自技高網...【技術保護點】
1.一種控制器，其特征在于，所述控制器包括n個通道，每個所述通道均包括處理器，第i個所述通道內的所述處理器通過耦合電容與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述處理器通過耦合電容與第一個所述通道內的所述處理器連接，其中，n大于或等于2；i大于或等于1，且小于或等于n-1。
2.根據權利要求1所述的控制器，其特征在于，每個所述通道均還包括時鐘發生器，每個所述通道內的所述時鐘發生器分別與對應的所述處理器連接，第i個所述通道內的所述時鐘發生器還與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述時鐘發生器還與第一個所述通道內的所述處理器連接。
3.根據權利要求2所述的控制器，其特征在于，第i個所述通道內的所述時鐘發生器與第i+1個所述通道內的所述處理器之間串接有耦合電容，所述第n個所述通道內的所述時鐘發生器與第一個所述通道內的所述處理器之間串接有耦合電容。
4.根據權利要求1所述的控制器，其特征在于，每個所述通道均還包括總線模塊，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信
5.根據權利要求4所述的控制器，其特征在于，每個所述通道均還包括緩沖器和鎖存器，所述緩沖器的輸入端與對應的所述處理器的外部地址鎖存器連接，所述鎖存器的輸入端分別與對應的所述緩沖器的輸出端和對應的所述處理器的數據接口連接，所述鎖存器的輸出端與對應的所述總線模塊的數據接口連接。
6.根據權利要求1所述的控制器，其特征在于，每個所述通道均還包括電源模塊，每個所述通道內的所述電源模塊分別與對應的所述處理器電連接。
7.一種多重控制方法，其特征在于，應用于權利要求1-6任意一項所述的控制器，所述多重控制方法包括：
8.根據權利要求7所述的多重控制方法，其特征在于，所述將所述通道的處理結果與其他通道的處理結果進行對比分析，判斷所述通道是否異常，包括：
9.根據權利要求7所述的多重控制方法，其特征在于，每個所述通道均還包括總線模塊，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接；所述多重控制方法還包括：
10.根據權利要求7所述的多重控制方法，其特征在于，每個所述通道均還包括總線模塊、緩沖器和鎖存器，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接，所述緩沖器的輸入端與對應的所述處理器的外部地址鎖存器連接，所述鎖存器的輸入端分別與對應的所述緩沖器的輸出端和對應的所述處理器的數據接口連接，所述鎖存器的輸出端與對應的所述總線模塊的數據接口連接；所述多重控制方法還包括：
...【技術特征摘要】
1.一種控制器，其特征在于，所述控制器包括n個通道，每個所述通道均包括處理器，第i個所述通道內的所述處理器通過耦合電容與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述處理器通過耦合電容與第一個所述通道內的所述處理器連接，其中，n大于或等于2；i大于或等于1，且小于或等于n-1。
2.根據權利要求1所述的控制器，其特征在于，每個所述通道均還包括時鐘發生器，每個所述通道內的所述時鐘發生器分別與對應的所述處理器連接，第i個所述通道內的所述時鐘發生器還與第i+1個所述通道內的所述處理器連接，所述第n個所述通道內的所述時鐘發生器還與第一個所述通道內的所述處理器連接。
3.根據權利要求2所述的控制器，其特征在于，第i個所述通道內的所述時鐘發生器與第i+1個所述通道內的所述處理器之間串接有耦合電容，所述第n個所述通道內的所述時鐘發生器與第一個所述通道內的所述處理器之間串接有耦合電容。
4.根據權利要求1所述的控制器，其特征在于，每個所述通道均還包括總線模塊，每個所述通道內的所述總線模塊分別通過對應的所述處理器的本地總線與對應的所述處理器通信連接。
5.根據權利要求4所述的控制器，其特征在于，每個所述通道均還包括緩沖器和鎖存器，所述緩沖器的輸入端與對應的所述處理器的外部地址鎖存器連接，所述鎖存器...
【專利技術屬性】
技術研發人員：周位強，程煒超，金東燦，杜顯彬，嚴平洋，
申請(專利權)人：中控技術股份有限公司，
類型：發明
國別省市：
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