【技術實現步驟摘要】
本專利技術涉及半導體制造領域，特別涉及dram和3d?nand中高深寬比結構的制造工藝。
技術介紹
1、在高端半導體芯片中，有許多高深寬比結構的單元。比如在目前的dram芯片中，電容單元的深寬比早就超過了30：1。而且隨著單位面積存儲器密度的不斷增加，電容的深寬比必須不斷提高來補償電容所占(晶圓)面積的損失。尤其對于深孔結構的電容來說，需要的深寬比更高。在3d?nand芯片中也同樣如此，例如v-nand通道孔的深寬比已經超過了40：1.
2、當深寬比越來越高時，相關的工藝也遇到越來越大的挑戰。比如薄膜沉積工藝達到理想臺階覆蓋率越來越困難。原子層沉積(ald)技術的出現，在很大程度上緩解了這種困難。ald由于其表面反應的自限性特征，使其具有比其它薄膜沉積技術更優越的臺階覆蓋性能。這～特點使其被半導體工業大量應用在高深寬比結構的工藝中以達到所需要的高臺階覆蓋率。但隨著器件密度越來越高，深寬比也越來越高，即使ald這樣的能達到高臺階覆蓋率的工藝也開始滿足不了需要了。
3、為此，提出本專利技術。
技術實現思路
1、本專利技術的目的就是為了進一步提高薄膜沉積技術的臺階覆蓋率，使高端半導體器件的質量和性能得以提高，并向下一代發展。本專利技術適用于任何一種薄膜沉積技術。
2、為了實現以上目的，本專利技術提供了以下技術方案，其包括：
3、在具有一定深寬比的結構上沉積薄膜材料，
4、獲取所述薄膜材料的特性和臺階覆蓋率數據，
5、
6、根據所述薄膜材料的臺階覆蓋率選擇ale的工藝參數使得所述ale的臺階覆蓋率低于所述薄膜材料的臺階覆蓋率。
7、根據以上所選擇的ale反應及工藝參數對所述薄膜材料進行刻蝕。
8、因為ale的臺階覆蓋率小于薄膜材料的臺階覆蓋率，ale在所述結構頂部刻蝕的材料比底部多，且其頂/底部刻蝕厚度差異大于刻蝕前薄膜材料的頂/底部差異，所以ale刻蝕后剩余薄膜材料頂/底部厚度的差異減小，臺階覆蓋率得到提高。
9、例如：如果在一個高深寬比的溝槽上所沉積薄膜材料的臺階覆蓋率為80％。為了提高所述薄膜材料的臺階覆蓋率，選擇臺階覆蓋率為50％的原子層刻蝕工藝條件。在刻蝕掉溝槽頂部25％厚度的材料后，剩余薄膜材料的臺階覆蓋率為90％。如果所述薄膜材料有40％被刻蝕掉，所剩余薄膜材料的臺階覆蓋率將達到100％。如果進一步刻蝕，所剩余薄膜材料的臺階覆蓋率將大于100％。
10、如果一次ale刻蝕提高的臺階覆蓋率不夠，可以重復以上ale刻蝕過程。
11、因為所選擇ale的工藝參數使ale的臺階覆蓋率小于薄膜材料的臺階覆蓋率，不斷重復以上ale刻蝕會使所述薄膜材料的剩余部分的臺階覆蓋率不斷增加并最終大于100％。如果有些應用需要在結構底部比結構頂部沉積更多的材料，也可以采用本專利技術所提供的技術。
12、為了使以上過程能不斷重復下去同時還要保持一定的薄膜厚度，可以不斷進行刻蝕-沉積-刻蝕-沉積的循環。
13、綜上所述，與現有技術相比，本專利技術達到了進一步提高薄膜材料臺階覆蓋率的目的。尤其是對于臺階覆蓋性能最好的ald技術都達不到的臺階覆蓋率技術指標，本專利技術仍然可以達到超過100％的臺階覆蓋率。它為半導體技術的繼續向前發展提供了一種新的途徑。
本文檔來自技高網...【技術保護點】
1.一種半導體制造工藝中提高薄膜的臺階覆蓋率的方法，其特征在于，包括：在具有一定深寬比的結構上沉積薄膜材料；用原子層刻蝕(ALE)工藝刻蝕所述薄膜材料；如果需要，重復以上步驟直至達到需要的目標臺階覆蓋率。
2.根據權利要求1所述的方法，其所述結構的深寬比的適用范圍為10：1到300：1。
3.根據權利要求1所述的方法，其所述沉積薄膜材料的技術沒有限制，雖然它會更多的被應用于包括但不限于原子層沉積(ALD)，化學氣相沉積(CVD)，物理氣相沉積(PVD)，離子束沉積(IBD)，氣相外延(EPI)，電子束蒸發(e-beam)，電化學沉積(electroplating)，表面氧化反應(例如通過氧化或氮化表面生成氧化物或氮化物等)，表面還原反應(例如將金屬氧化物或金屬氮化物還原成金屬等)等技術沉積的薄膜材料。
4.根據權利要求1所述的方法，所述薄膜材料的種類包括絕緣材料，半導體材料，導電材料。該材料能被ALE刻蝕，或經過其它表面反應后能被ALE刻蝕。
5.根據權利要求1所述的方法，所述原子層刻蝕工藝包括熱原子層刻蝕和等離子體原子層刻蝕。p>
6.根據權利要求1所述的方法，所述原子層刻蝕工藝的臺階覆蓋率低于所述薄膜沉積工藝的臺階覆蓋率。
7.根據權利要求1所述的方法，重復循環使用薄膜沉積和原子層刻蝕使薄膜材料達到目標厚度和目標臺階覆蓋率。
8.根據權利要求1所述的方法，對于不同材料構成的多層薄膜結構，用不同的原子層刻蝕反應對不同材料進行刻蝕。
9.根據權利要求4所述的方法，絕緣材料包括但不限于氧化硅，氮化硅，氧化鍺，氧化鉿，氧化鋯，氧化鋁，氧化銅，氧化鈦，低-k材料等。
10.根據權利要求4所述的方法，半導體材料包括但不限于硅，鍺，碳化硅，氮化鎵，磷化銦，砷化鎵等。
11.根據權利要求4所述的方法，導電材料包括但不限于鈦，氮化鈦，碳化鈦，硅化鈦，鎢，氮化鎢，硅化鎢，鉭，氮化鉭，鈷等。
12.根據權利要求5所述的方法，熱原子層刻蝕是沒有等離子體參與刻蝕反應或制造反應物的原子層刻蝕。
13.根據權利要求5所述的方法，等離子體原子層刻蝕是有等離子體參與刻蝕反應或制造反應物的原子層刻蝕。
14.根據權利要求6所述的方法，所述原子層刻蝕工藝的臺階覆蓋率比所述薄膜沉積工藝的臺階覆蓋率至少低10個百分點。
...【技術特征摘要】
1.一種半導體制造工藝中提高薄膜的臺階覆蓋率的方法，其特征在于，包括：在具有一定深寬比的結構上沉積薄膜材料；用原子層刻蝕(ale)工藝刻蝕所述薄膜材料；如果需要，重復以上步驟直至達到需要的目標臺階覆蓋率。
2.根據權利要求1所述的方法，其所述結構的深寬比的適用范圍為10：1到300：1。
3.根據權利要求1所述的方法，其所述沉積薄膜材料的技術沒有限制，雖然它會更多的被應用于包括但不限于原子層沉積(ald)，化學氣相沉積(cvd)，物理氣相沉積(pvd)，離子束沉積(ibd)，氣相外延(epi)，電子束蒸發(e-beam)，電化學沉積(electroplating)，表面氧化反應(例如通過氧化或氮化表面生成氧化物或氮化物等)，表面還原反應(例如將金屬氧化物或金屬氮化物還原成金屬等)等技術沉積的薄膜材料。
4.根據權利要求1所述的方法，所述薄膜材料的種類包括絕緣材料，半導體材料，導電材料。該材料能被ale刻蝕，或經過其它表面反應后能被ale刻蝕。
5.根據權利要求1所述的方法，所述原子層刻蝕工藝包括熱原子層刻蝕和等離子體原子層刻蝕。
6.根據權利要求1所述的方法，...
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