【技術實現步驟摘要】
本專利技術屬于模擬集成電路設計領域，具體涉及一種全mos結構的電流模帶隙基準電路，適用于深亞微米cmos工藝環境下，用于生成高精度、低功耗和高溫度穩定性的基準電壓和電流。
技術介紹
1、帶隙基準電路廣泛應用于模擬和混合信號集成電路中，用于提供穩定的基準電壓或電流。然而，傳統的帶隙基準電路通常依賴于bjt器件，其在深亞微米cmos工藝中的實現具有挑戰性，包括以下問題：
2、工藝兼容性差：深亞微米cmos工藝中難以有效實現高性能bjt器件；
3、功耗較高：傳統帶隙基準電路難以滿足低功耗設計的需求；
4、溫度性能受限：對溫度的補償機制復雜且成本較高。
5、全mos結構的帶隙基準電路通過完全基于mos器件的設計，具有更低的功耗和更高的工藝兼容性，能夠在深亞微米工藝環境下實現優異的性能。
技術實現思路
1、本專利技術旨在提供一種全mos結構的電流模帶隙基準電路，以克服傳統帶隙基準電路中存在的工藝兼容性差、功耗高和溫度性能受限等問題。
2、本專利技術的電路包括啟動電路、偏置電壓產生電路、基準電流產生電路和自偏置低壓cascode電路，各模塊的功能和設計如下：
3、啟動電路通過pmos和nmos管的合理配置，確保電路在啟動階段能快速進入工作狀態，避免因零功率點引起的電路無法正常啟動的問題。
4、偏置電壓產生電路采用多級互補mos結構，利用mos管的尺寸比調節，實現溫度補償功能，提供穩定的偏置電壓，作為后續電路的輸
5、基準電流產生電路通過運算放大器和負反饋結構生成穩定的基準電流，確保輸出電流不受電源電壓和溫度變化的影響，并將基準電流分配到各模塊。
6、自偏置低壓cascode電路通過多級mos管堆疊設計，提高了電路的電源抑制比（psrr）和輸出阻抗，確保基準電壓輸出的精度和穩定性。
7、本專利技術的技術方案具有以下優點：
8、全mos結構設計，完全兼容深亞微米cmos工藝；
9、電路功耗低，適合低功耗應用場景；
10、提供高精度的基準電壓和電流輸出，具有良好的溫度穩定性；
11、電源抑制比高，輸出性能受電源電壓波動的影響小。
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1.一種全MOS結構的電流模帶隙基準電路，其特征在于，包括啟動電路、偏置電壓產生電路、基準電流產生電流、自偏置低壓Cascode電路；
2.根據權利要求書1所述的一種全MOS結構的電流模帶隙基準電路，其特征在于：
3.根據權利要求1所述的一種全MOS結構的電流模帶隙基準電路，其特征在于：
4.根據權利要求1所述的一種全MOS結構的電流模帶隙基準電路，其特征在于：
5.根據權利要求1所述的一種全MOS結構的電流模帶隙基準電路，其特征在于：
【技術特征摘要】
1.一種全mos結構的電流模帶隙基準電路，其特征在于，包括啟動電路、偏置電壓產生電路、基準電流產生電流、自偏置低壓cascode電路；
2.根據權利要求書1所述的一種全mos結構的電流模帶隙基準電路，其特征在于：
3.根...
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