【技術實現步驟摘要】
本專利技術涉及puf電路，尤其是涉及一種利用sram的電流饑餓型puf電路。
技術介紹
1、物理不可克隆函數(physical?unclonable?function,puf)利用硅片制造過程中的工藝偏差產生用于身份識別與設備認證的密鑰，有效提高了物聯網設備的安全性。物聯網設備中都存在有若干數量的sram單元這陣列分布形成的sram存儲陣列，其中sram單元都是由兩個交叉耦合反相器構成的，在sram存儲陣列上電后，每個sram單元都有低電平0或高電平1的上電狀態，每個sram單元的上電狀態取決于其自己本身的工藝偏差。
2、sram?puf電路作為在物聯網設備中使用較為廣泛的一種puf電路，其利用物聯網設備中已存在的sram存儲陣列作為puf陣列，sram存儲陣列中的sram單元作為puf陣列中的puf單元來產生用于提取puf響應的熵源電壓，從而無需專門額外設計puf陣列來產生熵源電壓，明顯降低了物聯網設備的硬件開銷，在物聯網設備中得到了廣泛應用。
3、但是，由于sram?puf電路的每比特puf響應是利用sram單元在上電過程中交叉耦合反相器雙穩態特性產生的熵源電壓提取的，當sram單元本身工藝偏差較小時，上電的結果(即熵源電壓)就可能會由環境擾動決定而不是由工藝偏差決定，以致提取得到的puf響應可靠性不高。由此，sram?puf電路本身可靠性不高，會對物聯網設備的身份識別與設備認證的安全性造成不良影響。
4、為了提高物聯網設備的身份識別與設備認證的安全性，有研究人員提出了其他類型的puf電路
技術實現思路
1、本專利技術所要解決的技術問題是提供一種在具有較高可靠性的同時，整體硬件開銷較小的利用sram的電流饑餓型的單穩態puf電路。
2、本專利技術解決上述技術問題所采用的技術方案為：一種利用sram的電流饑餓型puf電路，包括模式配置電路、譯碼電路、puf陣列和讀出電路，所述的puf陣列具有常規sram存儲模式和能產生熵源電壓的puf模式；所述的puf陣列包括m*n個puf單元以及n個預充電模塊，其中*為乘運算符號，m＝2p，n＝2k，p和k均為正整數，m*n個puf單元按照m行n列分布，n個預充電模塊按照1行n列分布，每個puf單元均具有左位線端口、右位線端口、第一模式配置端口、第二模式配置端口、第三模式配置端口和字線端口；每個預充電模塊均具有左預充電端口、右預充電端口和預充電控制端口；位于第i列的m個puf單元的左位線端口與位于第i列的預充電模塊的左預充電端口連接，且其連接線形成所述的puf陣列的第i條左位線，記為bl[i-1]，i＝1,2，…，n，位于第i列的m個puf單元的右位線端口與位于第i列的預充電模塊的右預充電端口連接，且其連接線形成所述的puf陣列的第i條右位線，記為blb[i-1],位于第i列的m個puf單元的第一模式配置端口連接，且其連接線形成puf陣列的第i條第一模式配置線，記為vu[i-1]，位于第i列的m個puf單元的第二模式配置端口連接，且其連接線形成puf陣列的第i條第二模式配置線，記為vd[i-1]，位于第i列的m個puf單元的第三模式配置端口連接，且其連接線形成puf陣列的第i條第三模式配置線，記為e[i-1]，位于第j行的n個puf單元的字線端口連接，且其連接線形成puf陣列的第j條字線，記為wl[j-1]，j＝1，2，…，m；n個預充電模塊的預充電控制端口連接，且其連接端為puf陣列的預充電控制端口；所述的模式配置電路具有模式選擇端口、n個第一模式信號輸出端口和n個第二模式信號輸出端口，所述的模式配置電路的模式選擇端口用于接入模式選擇信號s，在模式選擇信號s控制下，所述的模式配置電路的n個第一模式信號輸出端口和n個第二模式信號輸出端口分別能夠產生對應的n位模式配置信號輸出；當s為低電平0且puf陣列的n條第三模式配置線接入的信號均為低電平0時，puf陣列被配置為常規sram存儲模式，此時每個puf單元均工作于常規sram存儲模式；當s為高電平1且puf陣列的n條第三模式配置線接入的信號均為高電平1時，puf陣列被配置為能產生熵源電壓的puf模式，此時每個puf單元均工作于能產生熵源電壓的puf模式；所述的譯碼電路具有m位輸出端，所述的譯碼電路用于將外部輸入其處的地址信號轉換為m位行選擇信號通過其m位輸出端一一對應輸出，m位行選擇信號中只有一位為高電平1，其他位均為低電平0；所述的讀出電路具有參考電壓輸入端、n個左輸入端口、n個右輸入端口、n個左輸出端口和n個右輸出端口；所述的模式配置電路的n個第一模式信號輸出端口與所述的puf陣列的n條第一模式配置線一一對應連接，所述的模式配置電路的n個第二模式信號輸出端口與所述的puf陣列的n條第二模式配置線一一對應連接，所述的puf陣列的n條第三模式配置線用于接入外部n位模式配置信號，所述的譯碼電路的m位輸出端與puf陣列的m條字線一一對應連接，所述的讀出電路的n個左輸入端口與所述的puf陣列的n條左位線一一對應連接，所述的讀出電路的n個右輸入端口與所述的puf陣列的n條右位線一一對應連接，當puf陣列的某條字線接入高電平1時，與該條字線對應的一行puf單元被選中，該行第i個puf單元將其左位線端口的電壓值通過第i條左位線輸出至所述的讀出電路的第i個左輸入端口，該行第i個puf單元將其右位線端口的電壓值通過第i條右位線輸出至所述的讀出電路的第i個右輸入端口，所述的讀出電路分別將其第i個左輸入端口接入的電壓值和其第i個右輸入端口接入的電壓值與其參考電壓輸入端接入的參考電壓進行比較，如果其第i個左輸入端口接入的電壓值大于其參考電壓輸入端接入的參考電壓，則在其第i個左輸出端口輸出數字信號0，否則輸出數字信號1，如果其第i個右輸入端口接入的電壓值大于其參考電壓輸入端接入的參考電壓，則在其第i個右輸出端口輸出數字信號1，否則輸出數字信號0；每個所述的puf單元均包括第一pmos管、第二pmos管、第三pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管和第六nmos管，所述的第一pmos管的柵極為所述的puf單元的第一模式配置端口，所述的第一pmos管的源極接入電源電壓vdd，所述的第一pmos管的漏極、所述的第二pmos管的源極和所述的第三pmos管的源極連接，所述的第二pmos管的柵極、所述的第二nmos管的柵極、所述的第三pmos管的漏極、所述的第三nmos管的漏極、所述的第四nmos管的漏極和所述的第六nmos管的漏極連接，所述的第二pmos管的漏極、所述的第二nmos管的漏極、所述的第三pmos管的柵極、所述的第三nmos管本文檔來自技高網...
【技術保護點】
1.一種利用SRAM的電流饑餓型PUF電路，其特征在于包括模式配置電路、譯碼電路、PUF陣列和讀出電路，所述的PUF陣列具有常規SRAM存儲模式和能產生熵源電壓的PUF模式；所述的PUF陣列包括m*n個PUF單元以及n個預充電模塊，其中*為乘運算符號，m＝2P，n＝2K，P和K均為正整數；m*n個PUF單元按照m行n列分布，n個預充電模塊按照1行n列分布，每個PUF單元均具有左位線端口、右位線端口、第一模式配置端口、第二模式配置端口、第三模式配置端口和字線端口；每個預充電模塊均具有左預充電端口、右預充電端口和預充電控制端口；位于第i列的m個PUF單元的左位線端口與位于第i列的預充電模塊的左預充電端口連接，且其連接線形成所述的PUF陣列的第i條左位線，記為BL[i-1]，i＝1,2，…，n，位于第i列的m個PUF單元的右位線端口與位于第i列的預充電模塊的右預充電端口連接，且其連接線形成所述的PUF陣列的第i條右位線，記為BLB[i-1],位于第i列的m個PUF單元的第一模式配置端口連接，且其連接線形成PUF陣列的第i條第一模式配置線，記為Vu[i-1]，位于第i列的m個PUF單元的
2.根據權利要求1所述的利用SRAM的電流饑餓型PUF電路，其特征在于每個所述的預充電模塊均包括第四PMOS管、第五PMOS管和第六PMOS管，所述的第四PMOS管的柵極所述的第五PMOS管的柵極和所述的第六PMOS管的柵極連接，且其連接端為所述的預充電模塊的預充電控制端口，所述的第四PMOS管的源極和所述的第五PMOS管的源極均接入半電源電壓VDD/2，所述的第四PMOS管的漏極和所述的第六PMOS管的源極連接，且其連接端為所述的預充電模塊的左預充電端口，所述的第五PMOS管的漏極和所述的第六PMOS管的漏極連接，且其連接端為所述的預充電模塊的右預充電端口。
【技術特征摘要】
1.一種利用sram的電流饑餓型puf電路，其特征在于包括模式配置電路、譯碼電路、puf陣列和讀出電路，所述的puf陣列具有常規sram存儲模式和能產生熵源電壓的puf模式；所述的puf陣列包括m*n個puf單元以及n個預充電模塊，其中*為乘運算符號，m＝2p，n＝2k，p和k均為正整數；m*n個puf單元按照m行n列分布，n個預充電模塊按照1行n列分布，每個puf單元均具有左位線端口、右位線端口、第一模式配置端口、第二模式配置端口、第三模式配置端口和字線端口；每個預充電模塊均具有左預充電端口、右預充電端口和預充電控制端口；位于第i列的m個puf單元的左位線端口與位于第i列的預充電模塊的左預充電端口連接，且其連接線形成所述的puf陣列的第i條左位線，記為bl[i-1]，i＝1,2，…，n，位于第i列的m個puf單元的右位線端口與位于第i列的預充電模塊的右預充電端口連接，且其連接線形成所述的puf陣列的第i條右位線，記為blb[i-1],位于第i列的m個puf單元的第一模式配置端口連接，且其連接線形成puf陣列的第i條第一模式配置線，記為vu[i-1]，位于第i列的m個puf單元的第二模式配置端口連接，且其連接線形成puf陣列的第i條第二模式配置線，記為vd[i-1]，位于第i列的m個puf單元的第三模式配置端口連接，且其連接線形成puf陣列的第i條第三模式配置線，記為e[i-1]，位于第j行的n個puf單元的字線端口連接，且其連接線形成puf陣列的第j條字線，記為wl[j-1]，j＝1，2，…，m；n個預充電模塊的預充電控制端口連接，且其連接端為puf陣列的預充電控制端口；所述的模式配置電路具有模式選擇端口、n個第一模式信號輸出端口和n個第二模式信號輸出端口，所述的模式配置電路的模式選擇端口用于接入模式選擇信號s，在模式選擇信號s控制下，所述的模式配置電路的n個第一模式信號輸出端口和n個第二模式信號輸出端口分別能夠產生對應的n位模式配置信號輸出；當s為低電平0且puf陣列的n條第三模式配置線接入的信號均為低電平0時，puf陣列被配置為常規sram存儲模式，此時每個puf單元均工作于常規sram存儲模式；當s為高電平1且puf陣列的n條第三模式配置線接入的信號均為高電平1時，puf陣列被配置為能產生熵源電壓的puf模式，此時每個puf單元均工作于能產生熵源電壓的puf模式；所述的譯碼電路具有m位輸出端，所述的譯碼電路用于將外部輸入其處的地址信號轉換為m位行選擇信號通過其m位輸出端一一對應輸出，m位行選擇信號中只有一位為高電平1，其他位均為低電平0；所述的讀出電路具有參考電壓輸入端、n個左輸入端口、n個右輸入端口、n個左輸出端口和n個右輸出端口；所述的模式配置電路的n個第一模式信號輸出端口與所述的puf陣列的n條第一模式配置線一一對應連接，所述的模式配置電路的n個第二模式信號輸出端口與所述的puf陣列的n條第二模式配置線一一對應連接，所述的puf陣列的n條第三模式配置線用于接入外部n位模式配置信號，所述的譯碼電路的m位輸出端與puf陣列的m條字線一一對應連接，所述的讀出電路的n個左輸入端口與所述的puf陣列的n條左位線一一對應連接，所述的讀出電路的n個右輸入端口與所述的puf陣列的n條右位線一一對應連接，當puf陣列的某條字線接入高電平1時，與該條字線對應的一行puf單元被選中，該行第i個puf單元將其左位線端口的電壓值通過第i條左位線輸出至所述的讀出電路的第i個左輸入端口，該行第i個puf單元將其右位線端口的電壓值通過第i條右位線輸出至所述的讀出電路的第i個右輸入端口，所述的讀出電路分別將其第i個左輸入...
【專利技術屬性】
技術研發人員：汪鵬君，任明澤，張躍軍，陳博，周子宇，
申請(專利權)人：溫州大學，
類型：發明
國別省市：
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