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    一種基于FPGA的高速混合乘法器及集成電路芯片制造技術

    技術編號:44003230 閱讀:4 留言:0更新日期:2025-01-10 20:19
    本公開提供了一種基于FPGA的高速混合乘法器及集成電路芯片,涉及乘法運算單元領域,通過加法器合理的混合使用和結構,實現了乘法器延遲的降低和效率的提升,性能相比于現有乘法器有了一定的提升。相比于現有乘法器,減小了體積,可實現輕量化。應用前景廣闊,可適用于不同輸入的乘法器,可應用于圖像處理、密碼學、人工智能、物聯網等多場景。

    【技術實現步驟摘要】

    本專利技術涉及乘法運算單元領域,具體涉及一種基于fpga的高速混合乘法器及集成電路芯片。


    技術介紹

    1、目前,隨著智能產品的發展和迭代,電子器件目前朝著體積小、功耗低、速度快的方向快速更新。對于電子產品來說,其速度取決于算術運算,同時,在目前的智能時代,多媒體、人工智能、機器學習、深度學習、物聯網等技術的應用也涉及巨大的基礎算術計算。而乘法運算是處理器中重要的運算單元,它決定著整體的性能。設計任何電子設備的處理模塊都需要一個高速乘法器。

    2、對于乘法器來說,其速度、面積和功耗是應用的主要指標。速度決定著設備和模型的計算效率,速度高延遲就小進而效率上升。面積問題決定著芯片和設備的體積和成本,限制了其在緊湊型設備中的發展。功耗問題影響著設備的耗能和發熱。目前現有的乘法器基于傳統的算法和結構,在處理復雜運算時對于上述指標仍有較大的改進空間。


    技術實現思路

    1、本專利技術為了克服以上技術的不足,提供了一種基于fpga的高速混合乘法器及集成電路芯片,通過使用混合加法器將每兩個連續的乘法器位產生的部分積同時相加,計算出乘法器的最終積,以提高計算速度,降低設備體積。

    2、本專利技術克服其技術問題所采用的技術方案是:提供一種基于fpga的高速混合乘法器,包括:

    3、4個8位選擇進位加法器,每個8位選擇進位加法器由兩個階段組成,每個階段4位,8位選擇進位加法器的第一階段的輸出為其第二階段的輸入;

    4、2個12位選擇進位加法器,每個12位選擇進位加法器由三個階段組成,每個階段4位,12位選擇進位加法器的第一階段的輸出為其第二階段的輸入,12位選擇進位加法器的第二階段的輸出為其第三階段的輸入,第1個8位選擇進位加法器第二階段的輸出及第2個8位選擇進位加法器第二階段的輸出作為第1個12位選擇進位加法器的第一階段的輸入,第3個8位選擇進位加法器第二階段的輸出及第4個8位選擇進位加法器第二階段的輸出作為第2個12位選擇進位加法器的第一階段的輸入;

    5、1個16位選擇進位加法器,其由四個階段組成,每個階段4位,16位選擇進位加法器的第一階段的輸出為其第二階段的輸入,16位選擇進位加法器的第二階段的輸出為其第三階段的輸入,16位選擇進位加法器的第三階段的輸出為其第四階段的輸入,第1個12位選擇進位加法器第三階段的輸出及第2個12位選擇進位加法器第三階段的輸出作為16位選擇進位加法器的第一階段的輸入。

    6、進一步的,8位選擇進位加法器的第一階段為hancarlson加法器。

    7、進一步的,8位選擇進位加法器的第二階段為weinberger加法器。

    8、進一步的,12位選擇進位加法器的第一階段為hancarlson加法器。

    9、進一步的,12位選擇進位加法器的第二階段為weinberger加法器。

    10、進一步的,12位選擇進位加法器的第三階段為ling加法器。

    11、進一步的,16位選擇進位加法器的第一階段為hancarlson加法器。

    12、進一步的,16位選擇進位加法器的第二階段及第三階段均為weinberger加法器。

    13、進一步的,16位選擇進位加法器的第四階段為帶bec的hancarlson加法器。

    14、另一方面,本專利技術還涉及一種集成電路芯片,包括前述的基于fpga的高速混合乘法器。

    15、本專利技術的有益效果是:

    16、(1)通過加法器合理的混合使用和結構,實現了乘法器延遲的降低和效率的提升,性能相比于現有乘法器有了一定的提升。

    17、(2)相比于現有乘法器,減小了體積,可實現輕量化。

    18、(3)應用前景廣闊,可適用于不同輸入的乘法器,可應用于圖像處理、密碼學、人工智能、物聯網等多場景。

    本文檔來自技高網...

    【技術保護點】

    1.一種基于FPGA的高速混合乘法器,其特征在于,包括:

    2.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:8位選擇進位加法器的第一階段為Hancarlson加法器。

    3.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:8位選擇進位加法器的第二階段為Weinberger加法器。

    4.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:12位選擇進位加法器的第一階段為Hancarlson加法器。

    5.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:12位選擇進位加法器的第二階段為Weinberger加法器。

    6.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:12位選擇進位加法器的第三階段為Ling加法器。

    7.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:16位選擇進位加法器的第一階段為Hancarlson加法器。

    8.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:16位選擇進位加法器的第二階段及第三階段均為Weinberger加法器。

    9.根據權利要求1所述的基于FPGA的高速混合乘法器,其特征在于:16位選擇進位加法器的第四階段為帶BEC的Hancarlson加法器。

    10.一種集成電路芯片,其特征在于,包括權利要求1-9中任意一項所述的基于FPGA的高速混合乘法器。

    ...

    【技術特征摘要】

    1.一種基于fpga的高速混合乘法器,其特征在于,包括:

    2.根據權利要求1所述的基于fpga的高速混合乘法器,其特征在于:8位選擇進位加法器的第一階段為hancarlson加法器。

    3.根據權利要求1所述的基于fpga的高速混合乘法器,其特征在于:8位選擇進位加法器的第二階段為weinberger加法器。

    4.根據權利要求1所述的基于fpga的高速混合乘法器,其特征在于:12位選擇進位加法器的第一階段為hancarlson加法器。

    5.根據權利要求1所述的基于fpga的高速混合乘法器,其特征在于:12位選擇進位加法器的第二階段為weinberger加法器。

    6.根據權利要求1所述...

    【專利技術屬性】
    技術研發人員:桑健,魏朝飛,趙鑫鑫,姜凱
    申請(專利權)人:山東浪潮科學研究院有限公司,
    類型:發明
    國別省市:

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