【技術實現步驟摘要】
本技術涉及dma控制，具體涉及基于fifo接口的內存讀寫dma控制器。
技術介紹
1、現有基于可編程邏輯器件fpga的物理內存應用方案中，一般采用基于xilinx或altera公司的fpga器件以及廠家各自集成的內存控制器ip核進行開發，此類ip核對外用戶接口為標準的axi4總線、native總線或者為標準avalon?mm總線接口。此類型接口應用較為復雜，需要fpga開發人員對此類型總線的規范較為熟悉才能進行應用，因此對fpga開發人員難度比較大，應用靈活性較低。
2、由此可見，如何能夠快速掌握ddr內存控制器ip核應用并可以將上述標準總線接口進行轉換來適配fifo的讀寫用戶接口，從而達到降低開發難度，提高開發效率，同時滿足內存讀寫效率需求是目前亟需解決的問題。
技術實現思路
1、為了解決上述技術問題，本技術提供了一種基于fifo接口的內存讀寫dma控制器，包括：
2、fpga器件，所述fpga器件包括應用層、數據緩存fifo?ip核、dma控制器以及ddr內存控制器ip核，其中，所述dma控制器包括localbus總線轉axi4總線模塊，所述localbus總線轉axi4總線模塊與所述ddr內存控制器ip核通信連接，通過所述應用層的接口使用所述數據緩存fifo?ip核完成用戶數據的寫入和讀取操作；以及
3、ddr內存顆粒，所述ddr內存顆粒外掛在所述fpga器件的外部引腳。
4、進一步的，所述應用層包括fifo寫接口和fifo讀接
5、進一步的，所述dma控制器包括ddr內存的dma寫控制模塊、ddr內存的dma讀控制模塊。
6、進一步的，所述寫操作緩存fifo?ip核的后級連接有讀“寫操作緩存”fifo控制模塊，所述讀操作緩存fifo?ip核的后級連接有寫“讀操作緩存”ip控制模塊。
7、進一步的，用戶通過所述fifo寫接口將數據寫入所述寫操作緩存fifo?ip核中，所述讀“寫操作緩存”fifo控制模塊從所述寫操作緩存fifo?ip核中讀出數據并傳遞給所述dma控制器，且所述dma控制器通過所述ddr內存控制器ip核將數據寫入所述ddr內存顆粒。
8、進一步的，所述寫“讀操作緩存”ip控制模塊與所述應用層的接口連接，用戶通過所述fifo讀接口獲取所述讀操作緩存fifo?ip核中的數據量信息，所述dma控制器讀所述讀操作緩存fifo?ip核中的數據。
9、進一步的，所述dma控制器一次傳輸的數據量小于等于4096byte。
10、與現有技術相比，本技術具有如下有益效果：
11、本技術基于fifo讀、寫接口的內存應用dma控制器，便于fpga開發人員使用，降低了開發難度，同時也易于應用移植，大大提高項目的開發效率。
本文檔來自技高網...【技術保護點】
1.基于FIFO接口的內存讀寫DMA控制器，其特征在于，包括：
2.根據權利要求1所述的基于FIFO接口的內存讀寫DMA控制器，其特征在于，所述應用層（110）包括FIFO寫接口和FIFO讀接口，所述數據緩存FIFO?IP核包括寫操作緩存FIFO?IP核（120）與讀操作緩存FIFO?IP核（121），所述FIFO寫接口與所述寫操作緩存FIFO?IP核（120）的輸入端連接，所述FIFO讀接口與所述讀操作緩存FIFO?IP核（121）的輸入端連接。
3.根據權利要求1所述的基于FIFO接口的內存讀寫DMA控制器，其特征在于，所述DMA控制器（140）包括DDR內存的DMA寫控制模塊、DDR內存的DMA讀控制模塊。
4.根據權利要求2所述的基于FIFO接口的內存讀寫DMA控制器，其特征在于，所述寫操作緩存FIFO?IP核（120）的后級連接有讀“寫操作緩存”FIFO控制模塊（130），所述讀操作緩存FIFO?IP核（121）的后級連接有寫“讀操作緩存”IP控制模塊（131）。
5.根據權利要求4所述的基于FIFO接口的內存讀寫DMA控
6.根據權利要求4所述的基于FIFO接口的內存讀寫DMA控制器，其特征在于，所述寫“讀操作緩存”IP控制模塊（131）與所述應用層（110）連接，用戶通過所述FIFO讀接口獲取所述讀操作緩存FIFO?IP核（121）中的數據量信息，所述DMA控制器（140）讀所述讀操作緩存FIFOIP核（121）中的數據。
7.根據權利要求4所述的基于FIFO接口的內存讀寫DMA控制器，其特征在于，所述DMA控制器（140）一次傳輸的數據量小于等于4096byte。
...【技術特征摘要】
1.基于fifo接口的內存讀寫dma控制器，其特征在于，包括：
2.根據權利要求1所述的基于fifo接口的內存讀寫dma控制器，其特征在于，所述應用層（110）包括fifo寫接口和fifo讀接口，所述數據緩存fifo?ip核包括寫操作緩存fifo?ip核（120）與讀操作緩存fifo?ip核（121），所述fifo寫接口與所述寫操作緩存fifo?ip核（120）的輸入端連接，所述fifo讀接口與所述讀操作緩存fifo?ip核（121）的輸入端連接。
3.根據權利要求1所述的基于fifo接口的內存讀寫dma控制器，其特征在于，所述dma控制器（140）包括ddr內存的dma寫控制模塊、ddr內存的dma讀控制模塊。
4.根據權利要求2所述的基于fifo接口的內存讀寫dma控制器，其特征在于，所述寫操作緩存fifo?ip核（120）的后級連接有讀“寫操作緩存”fifo控制模塊（130），所述讀操作緩存fifo?ip核（121）的后級連接有寫“讀操作緩存”ip控制模...
【專利技術屬性】
技術研發人員：王鑫，嚴世寶，劉國亮，張紅，
申請(專利權)人：合肥同智機電控制技術有限公司，
類型：新型
國別省市：
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