【技術實現步驟摘要】
本專利技術涉及半導體集成電路工藝，尤其涉及一種自對準雙外延超結深槽mosfet及制造方法。
技術介紹
1、超結(super?junction，sj)mosfet相對于平面結構的mosfet，具有導通電阻低、開關速度快、芯片體積小、發熱低的特點。超結具有更小的結電容，對超結mosfet而言，電阻的減小會帶來明顯的好處，例如在相同導通電阻(ron)下的更低導通損耗或更小管芯。另外，芯片面積的減小會導致更低的結電容以及柵極和輸出電荷，這可減小動態損耗。
2、然而，隨著器件面積的不斷縮小，也帶來制造過程中的處理步驟的數量和光罩的數量的增加，這無疑增加了制造成本。此外，由于套刻誤差的存在，也造成了短路電阻的增加。
3、同時，如何改善電荷平衡，進一步提高耐壓，同時降低導通電阻，也成為持續進行的重要課題。
技術實現思路
1、本專利技術的目的在于克服現有技術存在的上述缺陷，提供一種自對準雙外延超結深槽mosfet及制造方法。
2、為實現上述目的，本專利技術的技術方案如下：
3、本專利技術提供一種自對準雙外延超結深槽mosfet，包括：
4、設于襯底上的半導體層，所述半導體層中設有自所述半導體層表面向所述襯底方向依次分布的源區和體區；
5、并列設于所述半導體層表面上的多對側墻；
6、設于每對所述側墻之間的所述半導體層表面以下的柵溝槽，所述柵溝槽中設有柵氧層和位于所述柵氧層以內的所述柵溝槽中的柵極；
7、設
8、進一步地，所述半導體層中設有第一種導電類型的漂移區，第二種導電類型的所述體區、第一種導電類型的所述源區、所述第一外延層和所述第二外延層位于所述漂移區中；或者，所述半導體層為本征半導體層。
9、進一步地，所述超結溝槽的深度大于所述柵溝槽的深度。
10、進一步地，所述第一外延層和所述第二外延層通過面向所述半導體層表面的頂部上設有的第二種導電類型的過渡連接區與所述體區相連；和/或，所述第二外延層具有沿所述超結溝槽內壁向內方向上的梯度摻雜濃度。
11、進一步地，還包括：設于所述半導體層表面上的金屬層，和設于所述金屬層表面上的層間介質層；所述金屬層包括分隔于每對所述側墻之間并連接所述柵極的柵極金屬，和分隔于相鄰兩對所述側墻之間并連接所述源區、所述體區、所述第一外延層和所述第二外延層的源區接觸金屬，所述層間介質層位于所述柵極金屬的頂部、所述源區接觸金屬的頂部和所述側墻的頂部上。
12、本專利技術還提供一種自對準雙外延超結深槽mosfet制造方法，包括：
13、提供襯底，在所述襯底的表面上形成半導體層；
14、在所述半導體層中形成自所述半導體層表面向所述襯底方向依次分布的第一種導電類型的源區和第二種導電類型的體區；
15、在所述半導體層的表面上形成多個第一硬掩膜層圖形、接觸位于所述第一硬掩膜層圖形兩側的第二硬掩膜層圖形和接觸位于相鄰側的兩個所述第二硬掩膜層圖形之間的第三硬掩膜層圖形；
16、去除所述第二硬掩膜層圖形，然后，在所述第一硬掩膜層圖形兩側和所述第三硬掩膜層圖形兩側分別形成側墻，以在兩個相鄰的所述第一硬掩膜層圖形和所述第三硬掩膜層圖形之間形成由相鄰側的兩個所述側墻形成的一對所述側墻；
17、在每對所述側墻之間的所述半導體層表面以下形成穿過所述源區和所述體區的柵溝槽，在所述柵溝槽的內壁上形成柵氧層，以及在所述柵氧層以內的所述柵溝槽中形成柵極；
18、在每對所述側墻之間形成第四硬掩膜層圖形，然后，去除所述第一硬掩膜層圖形和所述第三硬掩膜層圖形；
19、在相鄰兩對所述側墻之間的所述半導體層表面以下形成穿過所述源區和所述體區的超結溝槽，在所述超結溝槽的內壁上形成第一種導電類型的第一外延層，在所述第一外延層以內的所述超結溝槽中填充形成第二種導電類型的第二外延層，然后，通過回刻，使所述第一外延層和所述第二外延層的頂部低于所述半導體層的表面；
20、在所述第一外延層和所述第二外延層的頂部上形成與所述體區相連的第二種導電類型的過渡連接區，然后，去除所述第四硬掩膜層圖形。
21、進一步地，所述在所述半導體層的表面上形成多個第一硬掩膜層圖形、接觸位于所述第一硬掩膜層圖形兩側的第二硬掩膜層圖形和接觸位于相鄰側的兩個所述第二硬掩膜層圖形之間的第三硬掩膜層圖形，具體包括：
22、采用圖形化工藝，在所述半導體層的表面上形成多個所述第一硬掩膜層圖形；
23、在所述半導體層的表面上形成第二硬掩膜層，將所述第一硬掩膜層圖形覆蓋，并進行回刻，形成接觸位于所述第一硬掩膜層圖形兩側的第二硬掩膜層圖形，并露出所述第一硬掩膜層圖形的頂部和位于相鄰側的兩個所述第二硬掩膜層圖形之間的所述半導體層表面；
24、在所述半導體層的表面上形成第三硬掩膜層，將所述第一硬掩膜層圖形和所述第二硬掩膜層圖形覆蓋，并進行回刻，形成接觸位于相鄰側的兩個所述第二硬掩膜層圖形之間的第三硬掩膜層圖形，并露出所述第一硬掩膜層圖形和所述第二硬掩膜層圖形的頂部。
25、進一步地，通過在所述第一外延層以內的所述超結溝槽中依次形成具有梯度摻雜濃度的第二種導電類型的多個第二子外延層，使由多個所述第二子外延層形成的所述第二外延層具有沿所述超結溝槽內壁向內方向上的梯度摻雜濃度；和/或，通過離子植入，在所述第一外延層和所述第二外延層的頂部上形成所述過渡連接區。
26、進一步地，在所述襯底的表面上形成第一種導電類型的半導體層，以在所述半導體層中形成第一種導電類型的漂移區，并使所述體區、所述源區、所述第一外延層和所述第二外延層形成于所述漂移區中；或者，在所述襯底的表面上形成本征半導體層。
27、進一步地，在去除所述第四硬掩膜層圖形后，還包括：在各所述側墻之間的空隙中填充金屬層材料，并去除位于所述側墻頂面上多余的所述金屬層材料，形成分隔于每對所述側墻之間并連接所述柵極的柵極金屬，和分隔于相鄰兩對所述側墻之間并連接所述源區、所述體區、所述第一外延層和所述第二外延層的源區接觸金屬，從而形成金屬層；以及在所述金屬層的頂部和所述側墻的頂部上形成層間介質層。
28、由上述技術方案可以看出，本專利技術通過采用多次自對準圖形化及側墻工藝(包括形成第一硬掩膜層圖形至第三硬掩膜層圖形和側墻)，可在減少光罩的同時，實現節距的縮小，使mosfet器件具有更小的管芯面積，實現每平方面積的電阻的進一步降低，增加了電流密度，并帶來成本的明顯降低；同時，由于不存在套刻誤差，能有效減小短路電阻；這樣，通過分步去除第二硬掩膜層圖形和第一硬掩膜層圖形、第三硬掩膜層圖形，并利用形成的側墻結構，即可本文檔來自技高網...
【技術保護點】
1.一種自對準雙外延超結深槽MOSFET，其特征在于，包括：
2.根據權利要求1所述的自對準雙外延超結深槽MOSFET，其特征在于，所述半導體層中設有第一種導電類型的漂移區，第二種導電類型的所述體區、第一種導電類型的所述源區、所述第一外延層和所述第二外延層位于所述漂移區中；或者，所述半導體層為本征半導體層。
3.根據權利要求1所述的自對準雙外延超結深槽MOSFET，其特征在于，所述超結溝槽的深度大于所述柵溝槽的深度。
4.根據權利要求1所述的自對準雙外延超結深槽MOSFET，其特征在于，所述第一外延層和所述第二外延層通過面向所述半導體層表面的頂部上設有的第二種導電類型的過渡連接區與所述體區相連；和/或，所述第二外延層具有沿所述超結溝槽內壁向內方向上的梯度摻雜濃度。
5.根據權利要求1所述的自對準雙外延超結深槽MOSFET，其特征在于，還包括：設于所述半導體層表面上的金屬層，和設于所述金屬層表面上的層間介質層；所述金屬層包括分隔于每對所述側墻之間并連接所述柵極的柵極金屬，和分隔于相鄰兩對所述側墻之間并連接所述源區、所述體區、所述第一外
6.一種自對準雙外延超結深槽MOSFET制造方法，其特征在于，包括：
7.根據權利要求6所述的自對準雙外延超結深槽MOSFET制造方法，其特征在于，所述在所述半導體層的表面上形成多個第一硬掩膜層圖形、接觸位于所述第一硬掩膜層圖形兩側的第二硬掩膜層圖形和接觸位于相鄰側的兩個所述第二硬掩膜層圖形之間的第三硬掩膜層圖形，具體包括：
8.根據權利要求6所述的自對準雙外延超結深槽MOSFET制造方法，其特征在于，通過在所述第一外延層以內的所述超結溝槽中依次形成具有梯度摻雜濃度的第二種導電類型的多個第二子外延層，使由多個所述第二子外延層形成的所述第二外延層具有沿所述超結溝槽內壁向內方向上的梯度摻雜濃度；和/或，通過離子植入，在所述第一外延層和所述第二外延層的頂部上形成所述過渡連接區。
9.根據權利要求6所述的自對準雙外延超結深槽MOSFET制造方法，其特征在于，在所述襯底的表面上形成第一種導電類型的半導體層，以在所述半導體層中形成第一種導電類型的漂移區，并使所述體區、所述源區、所述第一外延層和所述第二外延層形成于所述漂移區中；或者，在所述襯底的表面上形成本征半導體層。
10.根據權利要求6所述的自對準雙外延超結深槽MOSFET制造方法，其特征在于，在去除所述第四硬掩膜層圖形后，還包括：在各所述側墻之間的空隙中填充金屬層材料，并去除位于所述側墻頂面上多余的所述金屬層材料，形成分隔于每對所述側墻之間并連接所述柵極的柵極金屬，和分隔于相鄰兩對所述側墻之間并連接所述源區、所述體區、所述第一外延層和所述第二外延層的源區接觸金屬，從而形成金屬層；以及在所述金屬層的頂部和所述側墻的頂部上形成層間介質層。
...【技術特征摘要】
1.一種自對準雙外延超結深槽mosfet，其特征在于，包括：
2.根據權利要求1所述的自對準雙外延超結深槽mosfet，其特征在于，所述半導體層中設有第一種導電類型的漂移區，第二種導電類型的所述體區、第一種導電類型的所述源區、所述第一外延層和所述第二外延層位于所述漂移區中；或者，所述半導體層為本征半導體層。
3.根據權利要求1所述的自對準雙外延超結深槽mosfet，其特征在于，所述超結溝槽的深度大于所述柵溝槽的深度。
4.根據權利要求1所述的自對準雙外延超結深槽mosfet，其特征在于，所述第一外延層和所述第二外延層通過面向所述半導體層表面的頂部上設有的第二種導電類型的過渡連接區與所述體區相連；和/或，所述第二外延層具有沿所述超結溝槽內壁向內方向上的梯度摻雜濃度。
5.根據權利要求1所述的自對準雙外延超結深槽mosfet，其特征在于，還包括：設于所述半導體層表面上的金屬層，和設于所述金屬層表面上的層間介質層；所述金屬層包括分隔于每對所述側墻之間并連接所述柵極的柵極金屬，和分隔于相鄰兩對所述側墻之間并連接所述源區、所述體區、所述第一外延層和所述第二外延層的源區接觸金屬，所述層間介質層位于所述柵極金屬的頂部、所述源區接觸金屬的頂部和所述側墻的頂部上。
6.一種自對準雙外延超結深槽mosfet制造方法，其特征在于，包括：
7.根據權利要求6所述的自對準雙外延超結深槽mosfet制造方法，其特征在于，所...
【專利技術屬性】
技術研發人員：黃子倫，
申請(專利權)人：蘇州聚謙半導體有限公司，
類型：發明
國別省市：
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