【技術實現步驟摘要】
本專利技術涉及強puf電路，尤其是涉及一種基于延時偏差篩選策略的抗機器學習攻擊強puf電路。
技術介紹
1、隨著物聯網的快速發展，設備之間的信息傳輸顯得極為關鍵，保護這些信息免受攻擊變得至關重要。傳統加密方式依賴于密鑰存儲，各種攻擊手段如入侵攻擊(invasiveattack)及側信道攻擊(side-channel?attack,sca)會對其產生嚴重威脅，使其難以應用于資源受限的物聯網設備。物理不可克隆函數(physical?unclonable?function,puf)通過提取芯片制造過程中無法避免的工藝偏差，能夠產生具有隨機性、唯一性及不可克隆性的特征密鑰，適用于信息安全領域，如設備認證、密鑰存儲、ip保護等。puf根據其產生激勵響應對(challenge-response?pair,crp)能力的不同可分為弱puf和強puf。弱puf產生的crp數量較少，與熵源面積呈線性增長的關系，適合于密鑰生成。強puf通過熵源復用能夠生成指數級crp，適合于物聯網設備認證，但通過這種方式生成的響應容易被機器學習(machinelearning,ml)建模攻擊。
2、針對上述問題，研究人員通常采用增加激勵響應映射關系復雜度來提升強puf抗機器學習建模攻擊的能力。例如，ma等人在文獻“maxuejiao,wang?pengjun,li?gang,etal.machine?learning?attacks?resistant?strong?puf?design?utilizing?responseobfuscates?cha
3、而對于簡單實用的apuf，研究人員利用多個apuf響應與響應間的邏輯操作發展出基于不同組合邏輯的變體puf，如文獻“santikellur?pranesh,chakraborty?rajatsubhra.a?computationally?efficient?tensor?regression?network-based?modelingattack?on?xor?arbiter?puf?and?its?variants[j].ieee?transactions?on?computer-aided?design?of?integrated?circuits?and?systems,2021,40(6):1197-1206.”中提出的xor-puf、文獻“ali?rashid,ma?haoyuan,hou?zhengyi,et?al.a?reconfigurablearbiter?mpuf?with?high?resistance?against?machine?learning?attack[j].ieeetransactions?on?magnetics,2021,57(10):1-7.”和文獻“sahoo?durga?prasad,mukhopadhyay?debdeep,chakraborty?rajat?subhra,et?al.amultiplexer-basedarbiter?puf?composition?with?enhanced?reliability?and?security[j].ieeetransactions?on?computers,2018,67(3):403-417.”中提出的mpuf、文獻“yao?jianrong,pang?lihui,su?yang,et?al.design?and?evaluate?recomposited?or-and-xor-puf[j].ieee?transactions?on?emerging?topics?in?computing,2022:1-本文檔來自技高網...
【技術保護點】
1.一種基于延時偏差篩選策略的抗機器學習攻擊強PUF電路，其特征在于包括n個延時模塊、n-1個互連模塊、一個仲裁器陣列和一個異或門，n為大于等于1的整數，每個延時模塊均基于偏差源結構實現，每個延時模塊均具有2×d個輸入端、l位選擇端和d個輸出端，d＝2i，i為大于等于2的整數，l為大于等于1的整數，每個互連模塊均具有d個輸入端和2×d個輸出端，所述的仲裁器陣列具有d個輸入端和d/2個輸出端，所述的異或門具有d/2個輸入端和一個輸出端；當n＝1時，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端一一對應連接，當n等于2時，第1個延時模塊的d個輸出端與第1個互連模塊的d個輸入端一一對應連接，第1個互連模塊的2×d個輸出端與第2個延時模塊的2×d個輸入端一一對應連接，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端一一對應連接，當n大于等于3時，第p個延時模塊的d個輸出端與第p個互連模塊的d個輸入端一一對應連接，第p個互連模塊的2×d個輸出端與第p+1個延時模塊的2×d個輸入端一一對應連接，p＝1，2，…，n-1，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端
2.根據權利要求1所述的一種基于延時偏差篩選策略的抗機器學習攻擊強PUF電路，其特征在于每個所述的延時模塊均包括l級上側偏差源、l級下側偏差源、d/2個與門和d/2個或門，每一級上側偏差源和每一級下側偏差源均具有d個輸入端、d個輸出端和1位選擇端，每個與門均具有2個輸入端和1個輸出端，每個或門均具有2個輸入端和1個輸出端；每級上側偏差源的選擇端用于接入1位的激勵信號，每級上側偏差源的d個輸入端用于接入d個輸入信號，每級上側偏差源在其選擇端接入的激勵信號控制下，對其d個輸入端接入的d個輸入信號的傳輸路徑進行變換，產生d個輸出信號通過其d個輸出端一一對應輸出，每級下側偏差源的選擇端用于接入1位的激勵信號，每級下側偏差源的d個輸入端用于接入d個輸入信號，每級下側偏差源在其選擇端接入的激勵信號控制下，對其d個輸入端接入的d個輸入信號的傳輸路徑進行變換，產生d個輸出信號通過其d個輸出端一一對應輸出；第1級上側偏差源的d個輸入端和第1級下側偏差源的d個輸入端，共2×d個輸入端作為所述的延時模塊的2×d個輸入端，d/2個與門的輸出端和d/2個或門的輸出端，共d個輸出端作為所述的延時模塊的d個輸出端，第l級上側偏差源的選擇端與第l級下側偏差源的選擇端連接，且其連接端為所述的延時模塊的第l位選擇端，所述的延時模塊的第1位選擇端至第l位選擇端，共l位選擇端，構成所述的延時模塊的l位選擇端；
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【技術特征摘要】
1.一種基于延時偏差篩選策略的抗機器學習攻擊強puf電路，其特征在于包括n個延時模塊、n-1個互連模塊、一個仲裁器陣列和一個異或門，n為大于等于1的整數，每個延時模塊均基于偏差源結構實現，每個延時模塊均具有2×d個輸入端、l位選擇端和d個輸出端，d＝2i，i為大于等于2的整數，l為大于等于1的整數，每個互連模塊均具有d個輸入端和2×d個輸出端，所述的仲裁器陣列具有d個輸入端和d/2個輸出端，所述的異或門具有d/2個輸入端和一個輸出端；當n＝1時，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端一一對應連接，當n等于2時，第1個延時模塊的d個輸出端與第1個互連模塊的d個輸入端一一對應連接，第1個互連模塊的2×d個輸出端與第2個延時模塊的2×d個輸入端一一對應連接，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端一一對應連接，當n大于等于3時，第p個延時模塊的d個輸出端與第p個互連模塊的d個輸入端一一對應連接，第p個互連模塊的2×d個輸出端與第p+1個延時模塊的2×d個輸入端一一對應連接，p＝1，2，…，n-1，第n個延時模塊的d個輸出端與所述的仲裁器陣列的d個輸入端一一對應連接；所述的仲裁器陣列的d/2個輸出端與所述的異或門的d/2個輸入端一一對應連接；n個延時模塊的l位選擇端構成所述的抗機器學習攻擊強puf電路的n×l位激勵端，用于接入n×l位激勵信號，所述的異或門的輸出端為所述的抗機器學習攻擊強puf電路的輸出端，用于輸出puf響應，第1個延時模塊的2×d個輸入端為所述的抗機器學習攻擊強puf電路的2×d位觸發端，用于接入2×d位輸入信號，該2×d位輸入信號作為觸發信號；每個延時模塊的l位選擇端分別用于接入l位激勵信號，每個延時模塊的2×d個輸入端用于接入2×d個輸入信號，第1個延時模塊至第n-1個延時模塊中的每個延時模塊在其l位選擇端接入的l位激勵信號控制下，對其2×d個輸入端接入的2×d個輸入信號兩兩組合，分成d組進行篩選，其中d/2組中每組篩選出延時較大者，另外d/2組中每組篩選出延時較小者，并根據篩選出的d/2個延時較大者和d/2個延時較小者產生d個輸出信號，作為與其連接的互連模塊的d個輸入信號，通過其d個輸出端一一對應輸出至與其連接的互連模塊的d個輸入端，第n個延時模塊在其l位選擇端接入的l位激勵信號的控制下，將其2×d個輸入端接入的2×d個輸入信號兩兩組合，分成d組進行篩選，其中d/2組中每組篩選出延時較大者，另外d/2組中每組篩選出延時較小者，并根據篩選出的d/2個延時較大者和d/2個延時較小者產生d個輸出信號，作為所述的仲裁器陣列的d個輸入信號，通過其d個輸出端一一對應輸出至所述的仲裁器陣列的d個輸入端，所述的仲裁器陣列對其d個輸入端接入的d個輸入信號兩兩組合，分成d/2組進行判決，得到d/2個判決信號作為所述的異或門的d/2個輸入信號，通過其d/2個輸出端一一對應輸出至所述的異或門的d/2個輸入端，所述的異或門對其d/2個輸入端接入的d/2個輸入信號進行異或操作，得到puf響應通過其輸出端輸出，每個所述的互連模塊用于對其d個輸入端接入的d個輸入信號進行信號復制，產生2×d個輸出信號作為與其連接的延時模塊的2×d個輸入信號，通過其2×d個輸出端一一對應輸出至與其連接的延時模塊的的2×d個輸入端。
2.根據權利要求1所述的一種基于延時偏差篩選策略的抗機器學習攻擊強puf電路，其特征在于每個所述的延時模塊均包括l級上側偏差源、l級下側偏差源、d/2個與門和d/2個或門，每一級上側偏差源和每一級下側偏差源均具有d個輸入端、d個輸出端和1位選擇端，每個與門均具有2個輸入端和1個輸出端，每個或門均具有2個輸入端和1個輸出端；每級上側偏差源的選擇端用于接入1位的激勵信號，每級上側偏差源的d個輸入端用于接入d個輸入信號，每級上側偏差源在其選擇端接入的激勵信號控制下，對其d個輸入端接入的d個輸入信號的傳輸路徑進行變換，產生d個輸出信號通過其d個輸出端一一對應輸出，每級下側偏差源的選擇端用于接入1位的激勵信號，每級下側偏差源的d個輸入端用于接入d個輸入信號，每級下側偏差源在其選擇端接入的激勵信號控制下，對其d個輸入端接入的d個輸入信號的傳輸路徑進行變換，產生d個輸出信號通過其d個輸出端一一對應輸出；第1級上側偏差源的d個輸入端和第1級下側偏差源的d個輸入端，共2×d個輸入端...
【專利技術屬性】
技術研發人員：邵禧龍，李剛，汪鵬君，李輝，葉浩，
申請(專利權)人：溫州大學，
類型：發明
國別省市：
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