【技術實現步驟摘要】
本專利技術涉及視頻信號傳輸解碼領域，特別涉及一種可自適應相位的lvds信號解碼系統及方法。
技術介紹
1、微顯示領域如如硅基oled顯示行業，由于顯示面板的小型化可用于顯示驅動板的電路硬件設計空間極其有限，需要對信號接口的編解碼進行優化處理，以降低硬件體積與功耗。lvds接口由于其具有高速傳輸、低功耗、高抗干擾性的優點，常用于顯示分辨率低于1080p的信號源與顯示終端的的信號鏈路傳輸。
2、傳統的解碼lvds信號的方法是使用lvds橋接芯片將lvds信號轉換成rgb信號后再輸入fpga或soc等控制器進行處理，該方案使用的lvds解碼器需要占用較大的電路布板空間，難以適用于像飛行員頭盔顯示系統或vr等消費類穿戴設備顯示系統對電路系統體積小功耗低的要求。
3、現隨著fpga器件速度的提高，采用fpga直接解碼輸入的lvds信號的方案，但在整個顯示鏈路系統中，由于信號源發送端與顯示接收端采用的傳輸線纜不匹配，或者系統受高低溫環境等因素影響導致lvds信號從源端到接收端會出現不同的相位偏差，fpga在解碼lvds信號時由于相位偏差會導致解碼時序信號錯亂，導致信號源端信號傳輸到顯示端錯亂。
技術實現思路
1、本專利技術的目的在于克服現有技術的不足，提供一種可自適應相位的lvds信號解碼系統及方法，可以自適應解決相位偏差導致的lvds信號時序解碼錯亂問題，提高解碼信號抗干擾能力。
2、為了實現上述目的，本專利技術采用的技術方案為：一種自適應相位的lvds信
3、所述解碼系統包括時序檢測模塊、數據映射模塊；所述時序檢測模塊用于對lvds第二數據通道中數據處理單元的輸出數據進行檢測以判斷lvds解碼是否正確，所述時序檢測模塊的輸出端分別連接至數據映射模塊和時鐘處理單元；在lvds解碼正確時，所述時序檢測模塊輸出使能控制信號至數據映射模塊，所述數據映射模塊根據每個通道中數據處理單元輸出的數據進行bit位編碼并輸出rgb數據；在lvds解碼錯誤時，所述時序檢測模塊輸出控制信號至時鐘處理單元，用于調整時鐘信號以及調整數據對齊位的位置。
4、所述時鐘處理單元還包括第一差分轉單端模塊、第一延時控制模塊、時鐘處理器、第一串行轉并行模塊、數據對齊狀態機；所述差分時鐘信號lvds?clk_p、lvds?clk_n輸入至第一差分轉單端模塊中，所述第一差分轉單端模塊的輸出端分別連接至第一延時控制模塊和時鐘處理器；所述延時控制模塊輸出端連接至第一串行轉并行模塊，所述第一串行轉并行模塊的輸出端連數據對齊狀態機，所述數據對齊狀態機輸出端分別連接至第一串行轉并行模塊的控制端以及第一延時控制模塊的控制端、數據處理單元的控制端；所述時鐘處理器的輸出端連接至數據處理單元的控制端。
5、差分時鐘信號lvds?clk_p、lvds?clk_n過第一差分轉單端模塊轉換成單端時鐘信號，單端時鐘信號經過時鐘處理器恢復出像素時鐘receive_pixe_clk以及生成7倍時鐘receive_clk7；單端時鐘信號經過第一延時控制模塊進行延遲調整后在數據對齊狀態機控制下通過第一串行轉并行模塊轉換成7bit位標志數據clk_mark；所述數據位對齊狀態機接受時序檢測模塊的控制信號以調整輸出的時鐘處理器的輸出信號以及標志數據clk_mark。
6、多通道差分數據信號中每個通道均對應一個數據處理單元，每個通道的差分數據信號送入到其對應的數據處理單元中，所述數據處理單元包括第二差分轉單端模塊、第二延時控制模塊、第二串行轉并行模塊，其中：差分數據信號lvdsdata_p、lvdsdata_p/n送入到第二差分轉單端模塊中，所述第二差分轉單端模塊的輸出端連接至第二延時控制模塊，所述第二延時控制模塊的輸出端連接至第二串行轉并行模塊，所述第二串行轉并行模塊輸出與時鐘相位點相對應的數據data；所述延時控制模塊的控制端連接至數據對齊狀態機的輸出端；數據對齊狀態機、時鐘處理器的輸出端均連接至第二串行轉并行模塊。
7、差分數據信號lvdsdata_p、lvdsdata_p/n經過第二延時控制模塊的延時控制后輸入第二串行轉并行模塊，所述第二串行轉并行控制模塊在標志數據clk_mark與數據對齊狀態機控制下恢復出對應時鐘相位點對應的7bit數據data[6:0]。
8、選擇lvds多通道數據中的第二通道對應的數據處理單元輸出的7bit數據channel2_data[6：0]輸入到時序檢測模塊中，所述時序檢測模塊包括行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊以及控制狀態機；所述行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊的輸入端均輸入數據channel2_data[6：0]；所述行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊的輸出端連接至控制狀態機，所述控制狀態機的輸出端分別連接至數據映射模塊和數據對齊狀態機。
9、所述可自適應相位的lvds信號解碼系統，其特征在于：
10、所述行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊用于檢測輸入數據channel2_data[6：0]中的行時序信號、場時序信號、使能時序信號，將輸入的7bit數據channel2_data[6：0]拆成單bit數據，所有單bit數據同時經過行信號時序檢測、場信號時序檢測、使能信號時序檢測判斷當前信號是否符合三種時序信號的一種，控制狀態機記錄各bit位檢測狀態并根據檢測狀態輸出對應的控制信號至數據映射模塊或數據對齊狀態機。
11、所述控制狀態機被配置為：
12、(1)控制狀態機獲取所有7個bit位中時序信號bit位置，判斷bit[2]是否為行時序信號，bit[1]是否為場時序信號，bit[0]是否為使能時序信號，若均為是，則控制狀態機使能數據映射模塊工作；
13、(2)若任一為否，則記錄當前數據使能時序信號出現的bit位，計算該bit位與bit0位的差值，控制狀態機將該差值反饋給每個通道數據對齊狀態機，數據對齊狀態機根據差值通過移位寄存器對數據進行移位重新調整數據對齊位的位置；
14、(3)數據對齊調整完成后返回至步驟(1)中重新執行直至數據對齊狀態機調整數據對齊位的次數大于設定閾值后輸出調整錯誤信號；
15、(4)若所有bit信號均未檢測到時序信號，控制狀態機不觸發在初始狀態；若bit位中只檢測到時序信號的1種或2種，判斷lvds視頻輸入錯誤。本文檔來自技高網...
【技術保護點】
1.一種自適應相位的LVDS信號解碼系統，所述LVDS信號包括差分時鐘信號LVDS?CLK_P、LVDS?CLK_N以及多通道差分數據信號LVDSDATA_P、LVDSDATA_P/N；所述差分時鐘信號LVDS?CLK_P、LVDS?CLK_N輸入到時鐘處理單元進行時序信號處理；所述多通道差分數據信號LVDS?DATA_P、LVDSDATA_P/N輸入到數據處理單元，所述數據處理單元在時鐘處理單元輸出的時序信號和數據對齊位下恢復出對應的時鐘相位點所匹配的數據data[6:0]；
2.如權利要求1所述的一種自適應相位的LVDS信號解碼系統，其特征在于：所述時鐘處理單元還包括第一差分轉單端模塊、第一延時控制模塊、時鐘處理器、第一串行轉并行模塊、數據對齊狀態機；所述差分時鐘信號LVDS?CLK_P、LVDS?CLK_N輸入至第一差分轉單端模塊中，所述第一差分轉單端模塊的輸出端分別連接至第一延時控制模塊和時鐘處理器；所述延時控制模塊輸出端連接至第一串行轉并行模塊，所述第一串行轉并行模塊的輸出端連數據對齊狀態機，所述數據對齊狀態機輸出端分別連接至第一串行轉并行模塊的控制端以及第
3.如權利要求2所述的一種自適應相位的LVDS信號解碼系統，其特征在于：差分時鐘信號LVDS?CLK_P、LVDS?CLK_N過第一差分轉單端模塊轉換成單端時鐘信號，單端時鐘信號經過時鐘處理器恢復出像素時鐘Receive_Pixe_clk以及生成7倍時鐘Receive_CLK7；單端時鐘信號經過第一延時控制模塊進行延遲調整后在數據對齊狀態機控制下通過第一串行轉并行模塊轉換成7bit位標志數據clk_mark；所述數據位對齊狀態機接受時序檢測模塊的控制信號以調整輸出的時鐘處理器的輸出信號以及標志數據clk_mark。
4.如權利要求1所述的一種自適應相位的LVDS信號解碼系統，其特征在于：多通道差分數據信號中每個通道均對應一個數據處理單元，每個通道的差分數據信號送入到其對應的數據處理單元中，所述數據處理單元包括第二差分轉單端模塊、第二延時控制模塊、第二串行轉并行模塊，其中：差分數據信號LVDSDATA_P、LVDSDATA_P/N送入到第二差分轉單端模塊中，所述第二差分轉單端模塊的輸出端連接至第二延時控制模塊，所述第二延時控制模塊的輸出端連接至第二串行轉并行模塊，所述第二串行轉并行模塊輸出與時鐘相位點相對應的數據data；所述延時控制模塊的控制端連接至數據對齊狀態機的輸出端；數據對齊狀態機、時鐘處理器的輸出端均連接至第二串行轉并行模塊。
5.如權利要求4所述的一種自適應相位的LVDS信號解碼系統，其特征在于：差分數據信號LVDSDATA_P、LVDSDATA_P/N經過第二延時控制模塊的延時控制后輸入第二串行轉并行模塊，所述第二串行轉并行控制模塊在標志數據clk_mark與數據對齊狀態機控制下恢復出對應時鐘相位點對應的7bit數據data[6:0]。
6.如權利要求1-5任一所述的一種自適應相位的LVDS信號解碼系統，其特征在于：選擇LVDS多通道數據中的第二通道對應的數據處理單元輸出的7bit數據Channel2_Data[6：0]輸入到時序檢測模塊中，所述時序檢測模塊包括行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊以及控制狀態機；所述行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊的輸入端均輸入數據Channel2_Data[6：0]；所述行信號時序檢測模塊、場信號時序檢測模塊、使能信號時序檢測模塊的輸出端連接至控制狀態機，所述控制狀態機的輸出端分別連接至數據映射模塊和數據對齊狀態機。
7.如權利要求6所述的一種自適應相位的LVDS信號解碼系統，其特征在于：所述可自適應相位的LVDS信號解碼系統，其特征在于：
8.如權利要求7所述的一種自適應相位的LVDS信號解碼系統，其特征在于：所述控制狀態機被配置為：
9.一種如權利要求1-8任一所述的一種自適應相位的LVDS信號解碼系統的解碼方法，其特征在于：所述方法包括：通過時序檢測模塊對LVDS解碼后的時序信號出現的位置進行檢測判斷，判斷解碼是否正確，若是，則所述時序檢測模塊輸出使能控制信號至數據映射模塊，數據映射模塊輸出解碼LVDS數據后的RGB數據；若否，則時序檢測模塊輸出控制信號至時鐘處理單元，以調整時鐘信號以及調整數據對齊位的位置，進而實現通過數據與時鐘移位對齊；時鐘處理單元用以提供LVDS數據解碼所需的時鐘信號。
10.如權利要求9所述的一種自適應相位的LVDS信號解碼方法...
【技術特征摘要】
1.一種自適應相位的lvds信號解碼系統，所述lvds信號包括差分時鐘信號lvds?clk_p、lvds?clk_n以及多通道差分數據信號lvdsdata_p、lvdsdata_p/n；所述差分時鐘信號lvds?clk_p、lvds?clk_n輸入到時鐘處理單元進行時序信號處理；所述多通道差分數據信號lvds?data_p、lvdsdata_p/n輸入到數據處理單元，所述數據處理單元在時鐘處理單元輸出的時序信號和數據對齊位下恢復出對應的時鐘相位點所匹配的數據data[6:0]；
2.如權利要求1所述的一種自適應相位的lvds信號解碼系統，其特征在于：所述時鐘處理單元還包括第一差分轉單端模塊、第一延時控制模塊、時鐘處理器、第一串行轉并行模塊、數據對齊狀態機；所述差分時鐘信號lvds?clk_p、lvds?clk_n輸入至第一差分轉單端模塊中，所述第一差分轉單端模塊的輸出端分別連接至第一延時控制模塊和時鐘處理器；所述延時控制模塊輸出端連接至第一串行轉并行模塊，所述第一串行轉并行模塊的輸出端連數據對齊狀態機，所述數據對齊狀態機輸出端分別連接至第一串行轉并行模塊的控制端以及第一延時控制模塊的控制端、數據處理單元的控制端；所述時鐘處理器的輸出端連接至數據處理單元的控制端。
3.如權利要求2所述的一種自適應相位的lvds信號解碼系統，其特征在于：差分時鐘信號lvds?clk_p、lvds?clk_n過第一差分轉單端模塊轉換成單端時鐘信號，單端時鐘信號經過時鐘處理器恢復出像素時鐘receive_pixe_clk以及生成7倍時鐘receive_clk7；單端時鐘信號經過第一延時控制模塊進行延遲調整后在數據對齊狀態機控制下通過第一串行轉并行模塊轉換成7bit位標志數據clk_mark；所述數據位對齊狀態機接受時序檢測模塊的控制信號以調整輸出的時鐘處理器的輸出信號以及標志數據clk_mark。
4.如權利要求1所述的一種自適應相位的lvds信號解碼系統，其特征在于：多通道差分數據信號中每個通道均對應一個數據處理單元，每個通道的差分數據信號送入到其對應的數據處理單元中，所述數據處理單元包括第二差分轉單端模塊、第二延時控制模塊、第二串行轉并行模塊，其中：差分數據信號lvdsdata_p、lvdsdata_p/n送入到第二差分轉單端模塊中，所述第二差分轉單端模塊的輸出端連接至第二延時控制模塊，所述第二延時控制模塊的輸出端連接至第二串行轉并行模塊，所述第二串行轉并行模塊輸出與時鐘相位點相對應的數據data；所述延時控制模塊的控制端連接至數據對齊狀態機的輸出端；數據對齊狀態機、時鐘處理器的...
【專利技術屬性】
技術研發人員：許翔，石磊，曹君，沈玉龍，徐德文，
申請(專利權)人：安徽熙泰智能科技有限公司，
類型：發明
國別省市：
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