【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于高速大容量存儲(chǔ)器，特別涉及一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)。
技術(shù)介紹
1、日益增長(zhǎng)的網(wǎng)絡(luò)流量速度的帶寬需要存儲(chǔ)子系統(tǒng)具有很高的隨機(jī)存儲(chǔ)速率，但是大部分的子系統(tǒng)中，存儲(chǔ)器與主控芯片之間的信號(hào)傳輸都必須通過(guò)背板傳輸，而趨膚效應(yīng)和介質(zhì)損耗成為限制信道帶寬的主要因素，低頻與高頻成分衰減程度相差過(guò)大，最終使接收端眼圖閉合。而接收端信號(hào)出現(xiàn)擺幅降低，碼間重疊信號(hào)質(zhì)量惡化將導(dǎo)致誤碼率上升，系統(tǒng)性能下降，嚴(yán)重時(shí)甚至無(wú)法正常工作。為解決這些問(wèn)題，接收端通常需要對(duì)信號(hào)進(jìn)行重塑，引入一個(gè)濾波器對(duì)信號(hào)進(jìn)行校正，這個(gè)濾波器被稱為均衡器。前反饋均衡器(ffe)就是其中一種常用的離散數(shù)字濾波均衡器。
2、圖1是常用的前饋均衡電路，包含延遲單元t、抽頭cn(n＝-n…-2、-1、0、1、2…n)、系數(shù)調(diào)節(jié)單元和求和模塊。所述延遲單元t組成的延遲鏈，延遲單元對(duì)輸入信號(hào)做一個(gè)、1/2個(gè)或者分?jǐn)?shù)個(gè)信號(hào)單位長(zhǎng)度的延遲；所述抽頭，c0是主抽頭，c-1和c-2是前抽頭用于補(bǔ)償主抽頭之前的碼間干擾效應(yīng)，c1和c2是后抽頭，用于補(bǔ)償抽頭之后的碼間干擾效應(yīng)；所述系數(shù)調(diào)節(jié)單元，根據(jù)信道特性調(diào)節(jié)每個(gè)抽頭的補(bǔ)充力度；所述求和模塊，進(jìn)行系數(shù)相加，輸出得到已經(jīng)消除碼間干擾的數(shù)據(jù)。
3、所述常用前饋系統(tǒng)中，對(duì)延遲鏈要求嚴(yán)苛，要求信號(hào)不失真且每一級(jí)的延遲時(shí)間精準(zhǔn)相等。但實(shí)際應(yīng)用中，延遲單元會(huì)受到溫度和電源電壓變化的影響，使延遲時(shí)間和增益發(fā)生變化，導(dǎo)致信號(hào)在延時(shí)鏈上傳輸時(shí)發(fā)生信號(hào)衰減、變形。
技術(shù)實(shí)現(xiàn)思路>
1、本專利技術(shù)的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，對(duì)延遲單元進(jìn)行自動(dòng)調(diào)節(jié)，確保延遲鏈信號(hào)不失真且每級(jí)精確相等。
2、為解決上述技術(shù)問(wèn)題，本專利技術(shù)提供了一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，包括：
3、延遲單元t1，若干上下級(jí)的所述延遲單元t1首尾連接；
4、數(shù)字自動(dòng)增益控制器dagc，與若干上下級(jí)所述延遲單元t1和數(shù)字延遲鎖相環(huán)ddll連接，用于保持所述延遲單元t1的增益為0db；
5、數(shù)字延遲鎖相環(huán)ddll，與若干上下級(jí)所述延遲單元t1連接，用于精確調(diào)節(jié)所述延遲單元t1的延遲時(shí)間，并確保延遲鏈中的每一級(jí)所述延遲單元t1的延遲時(shí)間一致。
6、優(yōu)選的，所述延遲單元t1包括：可調(diào)電阻陣列或可調(diào)電流源陣列、可調(diào)電容陣列和緩沖器buffer；其中所述可調(diào)電阻陣列或可調(diào)電流源陣列連接所述緩沖器buffer和所述數(shù)字自動(dòng)增益控制器dagc，所述數(shù)字自動(dòng)增益控制器dagc通過(guò)調(diào)節(jié)所述可調(diào)電阻陣列或可調(diào)電流源陣列的數(shù)量實(shí)現(xiàn)調(diào)整緩沖器buffer增益的功能；所述可調(diào)電容陣列連接接所述緩沖器buffer和所述數(shù)字延遲鎖相環(huán)ddll，所述數(shù)字延遲鎖相環(huán)ddll通過(guò)調(diào)節(jié)所述可調(diào)電容陣列的數(shù)量實(shí)現(xiàn)調(diào)節(jié)所述延遲單元t1延時(shí)的功能。
7、優(yōu)選的，所述數(shù)字自動(dòng)增益控制器dagc包括：差分比較器和u/d加減計(jì)數(shù)器；其中所述差分比較器、所述u/d加減計(jì)數(shù)器和所述延遲單元t1首尾連接形成環(huán)路，經(jīng)過(guò)所述延遲單元t1延遲的數(shù)據(jù)tout與原始輸入數(shù)據(jù)din連接所述差分比較器的輸入端，比較的結(jié)果經(jīng)所述差分比較器的輸出端連接所述u/d加減計(jì)數(shù)器的輸入端，所述u/d加減計(jì)數(shù)器依據(jù)所述差分比較器輸出的結(jié)果執(zhí)行加計(jì)數(shù)或減計(jì)數(shù)，計(jì)數(shù)結(jié)果通過(guò)所述u/d加減計(jì)數(shù)器的輸出端連接所述延遲單元t1的可調(diào)電阻陣列或可調(diào)電流源陣列，控制所述延遲單元t1的可調(diào)電阻陣列或可調(diào)電流源陣列中電阻和電流源數(shù)量，從而控制所述延遲單元t1的增益；所述差分比較器和所述u/d加減計(jì)數(shù)器與時(shí)鐘信號(hào)clk連接。
8、優(yōu)選的，所述數(shù)字延遲鎖相環(huán)ddll包括：二進(jìn)制鑒相器bbpd和數(shù)字濾波器dlf；其中所述延遲單元t1、所述二進(jìn)制鑒相器bbpd和所述數(shù)字濾波器dlf首尾連接形成環(huán)路，參考時(shí)鐘信號(hào)ref?clk輸入由所述延遲單元t1組成的延遲鏈，延遲后的時(shí)鐘信號(hào)ref?clkdelay與參考時(shí)鐘信號(hào)ref?clk一同輸入至所述二進(jìn)制鑒相器bbpd，并檢測(cè)兩者的相位差，所述二進(jìn)制鑒相器bbpd的鑒定結(jié)果輸入至所述數(shù)字濾波器dlf，所述數(shù)字濾波器dlf依據(jù)相位誤差產(chǎn)生的數(shù)字控制信號(hào)，調(diào)整所述延遲單元t1中可調(diào)電容陣列的數(shù)量，實(shí)現(xiàn)調(diào)整所述延遲單元t1的延遲功能。
9、優(yōu)選的，依據(jù)信道特性設(shè)定參考時(shí)鐘信號(hào)ref?clk的頻率和所述數(shù)字延遲鎖相環(huán)ddll的延遲鏈的數(shù)量n，從而得到所述延遲單元t1的延遲時(shí)間t；即t＝tclk/n；其中t是每個(gè)延遲單元t1的延遲時(shí)間；tclk是參考時(shí)鐘信號(hào)ref?clk的周期時(shí)間，即1/頻率；n是延遲鏈中延遲單元t1的數(shù)量。
10、優(yōu)選的，所述前饋均衡器延遲鏈控制系統(tǒng)在電壓和溫度變化小的條件下，執(zhí)行前臺(tái)校準(zhǔn)，即在系統(tǒng)正常工作前完成延遲鏈校準(zhǔn)；具體包括：進(jìn)入校準(zhǔn)模式，所述數(shù)字自動(dòng)增益控制器dagc先完成收斂，隨后所述數(shù)字延遲鎖相環(huán)ddll鎖定，最后完成初始化，退出校準(zhǔn)模式。
11、優(yōu)選的，所述前饋均衡器延遲鏈控制系統(tǒng)在電壓和溫度變化大的條件下，執(zhí)行后臺(tái)校準(zhǔn)，即在系統(tǒng)正常工作時(shí)延遲鏈隨電壓和溫度變化持續(xù)進(jìn)行校準(zhǔn)；其中，在后臺(tái)校準(zhǔn)流程中，所述數(shù)字自動(dòng)增益控制器dagc收斂帶寬小于所述數(shù)字延遲鎖相環(huán)ddll帶寬。
12、本專利技術(shù)與現(xiàn)有技術(shù)相比，具有如下有益效果：
13、本專利技術(shù)提出了一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，包括延遲單元t1、數(shù)字自動(dòng)增益控制器dagc、數(shù)字延遲鎖相環(huán)ddll。數(shù)字自動(dòng)增益控制器dagc對(duì)經(jīng)過(guò)t1延遲的數(shù)據(jù)tout與原始輸入數(shù)據(jù)din進(jìn)行比較，依據(jù)比較結(jié)果控制延遲單元t1的電阻陣列或電流源陣列數(shù)量，保持延遲單元t1始終增益為0db。數(shù)字延遲鎖相環(huán)ddll依據(jù)信道特性調(diào)整延遲單元t1的電容陣列數(shù)量，精確調(diào)節(jié)延遲單元的延遲時(shí)間，并確保延遲鏈中的每一級(jí)延遲單元的延遲時(shí)間一致。該延遲鏈自動(dòng)控制環(huán)路，可以保證高速信號(hào)在前饋均衡器延時(shí)鏈上傳輸時(shí)不發(fā)生信號(hào)失真。
本文檔來(lái)自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，包括：
2.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述延遲單元T1包括：可調(diào)電阻陣列或可調(diào)電流源陣列、可調(diào)電容陣列和緩沖器buffer；其中所述可調(diào)電阻陣列或可調(diào)電流源陣列連接所述緩沖器buffer和所述數(shù)字自動(dòng)增益控制器DAGC，所述數(shù)字自動(dòng)增益控制器DAGC通過(guò)調(diào)節(jié)所述可調(diào)電阻陣列或可調(diào)電流源陣列的數(shù)量實(shí)現(xiàn)調(diào)整緩沖器buffer增益的功能；所述可調(diào)電容陣列連接接所述緩沖器buffer和所述數(shù)字延遲鎖相環(huán)DDLL，所述數(shù)字延遲鎖相環(huán)DDLL通過(guò)調(diào)節(jié)所述可調(diào)電容陣列的數(shù)量實(shí)現(xiàn)調(diào)節(jié)所述延遲單元T1延時(shí)的功能。
3.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述數(shù)字自動(dòng)增益控制器DAGC包括：差分比較器和U/D加減計(jì)數(shù)器；其中所述差分比較器、所述U/D加減計(jì)數(shù)器和所述延遲單元T1首尾連接形成環(huán)路，經(jīng)過(guò)所述延遲單元T1延遲的數(shù)據(jù)Tout與原始輸入數(shù)據(jù)Din連接所述差分比較器的輸入端，比較的結(jié)果經(jīng)所述差分比較器的輸出端連
4.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述數(shù)字延遲鎖相環(huán)DDLL包括：二進(jìn)制鑒相器BBPD和數(shù)字濾波器DLF；其中所述延遲單元T1、所述二進(jìn)制鑒相器BBPD和所述數(shù)字濾波器DLF首尾連接形成環(huán)路，參考時(shí)鐘信號(hào)REF?CLK輸入由所述延遲單元T1組成的延遲鏈，延遲后的時(shí)鐘信號(hào)REF?CLKdelay與參考時(shí)鐘信號(hào)REF?CLK一同輸入至所述二進(jìn)制鑒相器BBPD，并檢測(cè)兩者的相位差，所述二進(jìn)制鑒相器BBPD的鑒定結(jié)果輸入至所述數(shù)字濾波器DLF，所述數(shù)字濾波器DLF依據(jù)相位誤差產(chǎn)生的數(shù)字控制信號(hào)，調(diào)整所述延遲單元T1中可調(diào)電容陣列的數(shù)量，實(shí)現(xiàn)調(diào)整所述延遲單元T1的延遲功能。
5.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，依據(jù)信道特性設(shè)定參考時(shí)鐘信號(hào)REF?CLK的頻率和所述數(shù)字延遲鎖相環(huán)DDLL的延遲鏈的數(shù)量N，從而得到所述延遲單元T1的延遲時(shí)間t；即t＝tclk/N；其中t是每個(gè)延遲單元T1的延遲時(shí)間；tclk是參考時(shí)鐘信號(hào)REF?CLK的周期時(shí)間，即1/頻率；N是延遲鏈中延遲單元T1的數(shù)量。
6.如權(quán)利要求1～5任一項(xiàng)所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述前饋均衡器延遲鏈控制系統(tǒng)在電壓和溫度變化小的條件下，執(zhí)行前臺(tái)校準(zhǔn)，即在系統(tǒng)正常工作前完成延遲鏈校準(zhǔn)；具體包括：進(jìn)入校準(zhǔn)模式，所述數(shù)字自動(dòng)增益控制器DAGC先完成收斂，隨后所述數(shù)字延遲鎖相環(huán)DDLL鎖定，最后完成初始化，退出校準(zhǔn)模式。
7.如權(quán)利要求1～5任一項(xiàng)所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述前饋均衡器延遲鏈控制系統(tǒng)在電壓和溫度變化大的條件下，執(zhí)行后臺(tái)校準(zhǔn)，即在系統(tǒng)正常工作時(shí)延遲鏈隨電壓和溫度變化持續(xù)進(jìn)行校準(zhǔn)；其中，在后臺(tái)校準(zhǔn)流程中，所述數(shù)字自動(dòng)增益控制器DAGC收斂帶寬小于所述數(shù)字延遲鎖相環(huán)DDLL帶寬。
...【技術(shù)特征摘要】
1.一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，包括：
2.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述延遲單元t1包括：可調(diào)電阻陣列或可調(diào)電流源陣列、可調(diào)電容陣列和緩沖器buffer；其中所述可調(diào)電阻陣列或可調(diào)電流源陣列連接所述緩沖器buffer和所述數(shù)字自動(dòng)增益控制器dagc，所述數(shù)字自動(dòng)增益控制器dagc通過(guò)調(diào)節(jié)所述可調(diào)電阻陣列或可調(diào)電流源陣列的數(shù)量實(shí)現(xiàn)調(diào)整緩沖器buffer增益的功能；所述可調(diào)電容陣列連接接所述緩沖器buffer和所述數(shù)字延遲鎖相環(huán)ddll，所述數(shù)字延遲鎖相環(huán)ddll通過(guò)調(diào)節(jié)所述可調(diào)電容陣列的數(shù)量實(shí)現(xiàn)調(diào)節(jié)所述延遲單元t1延時(shí)的功能。
3.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述數(shù)字自動(dòng)增益控制器dagc包括：差分比較器和u/d加減計(jì)數(shù)器；其中所述差分比較器、所述u/d加減計(jì)數(shù)器和所述延遲單元t1首尾連接形成環(huán)路，經(jīng)過(guò)所述延遲單元t1延遲的數(shù)據(jù)tout與原始輸入數(shù)據(jù)din連接所述差分比較器的輸入端，比較的結(jié)果經(jīng)所述差分比較器的輸出端連接所述u/d加減計(jì)數(shù)器的輸入端，所述u/d加減計(jì)數(shù)器依據(jù)所述差分比較器輸出的結(jié)果執(zhí)行加計(jì)數(shù)或減計(jì)數(shù)，計(jì)數(shù)結(jié)果通過(guò)所述u/d加減計(jì)數(shù)器的輸出端連接所述延遲單元t1的可調(diào)電阻陣列或可調(diào)電流源陣列，控制所述延遲單元t1的可調(diào)電阻陣列或可調(diào)電流源陣列中電阻和電流源數(shù)量，從而控制所述延遲單元t1的增益；所述差分比較器和所述u/d加減計(jì)數(shù)器與時(shí)鐘信號(hào)clk連接。
4.如權(quán)利要求1所述的一種用于高速存儲(chǔ)器接口的前饋均衡器延遲鏈控制系統(tǒng)，其特征在于，所述數(shù)字延遲鎖相環(huán)ddll包括：二進(jìn)制鑒相器bbpd和數(shù)字濾波器dlf；...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：周云波，楊煜，
申請(qǐng)(專利權(quán))人：中國(guó)電子科技集團(tuán)公司第五十八研究所，
類型：發(fā)明
國(guó)別省市：
還沒(méi)有人留言評(píng)論。發(fā)表了對(duì)其他瀏覽者有用的留言會(huì)獲得科技券。