【技術實現步驟摘要】
本公開涉及電力電子領域，特別涉及一種集成器件及其封裝方法。
技術介紹
1、共源共柵結構(cascode)由耗盡型高電子遷移率晶體管(high?electronmobility?transistor，hemt)和增強型si?mosfet(si?metal-oxide-semiconductorfield-effect?transistor，硅基金屬氧化物半導體場效應晶體管)級聯而成的集成器件，該集成器件利用si?mosfet對hemt進行控制。
2、相關技術中，集成器件的hemt和si?mosfet并排布置在基板上，并通過金屬線讓hemt和si?mosfet的各電極與對應的部件連接。
3、然而，該集成器件的封裝面積較大，且封裝過程中hemt和si?mosfet連接時打線較多，引入了較多的線阻，影響集成器件的性能。
技術實現思路
1、本公開實施例提供了一種集成器件及其封裝方法，能縮小集成器件的面積，且提升集成器件的性能。所述技術方案如下：
2、一方面，本公開實施例提供了一種集成器件，所述集成器件包括：第一晶體管、第二晶體管和基板，所述第一晶體管具有第一源極、第一漏極和第一柵極，所述第二晶體管具有第二源極、第二漏極和第二柵極，所述基板包括相互絕緣的源極板、漏極板和柵極板，所述第一晶體管包括耗盡型高電子遷移率晶體管，所述第二晶體管包括硅基金屬氧化物半導體場效應晶體管；所述第二晶體管層疊在所述第一晶體管上，所述第一晶體管位于所述基板上，所述第一源極與所述第
3、可選地，所述第一源極和所述第一柵極位于所述第一晶體管的同一表面，所述第一漏極和所述第一源極分別位于所述第一晶體管的兩個相反表面上；所述第二源極和所述第二柵極位于所述第二晶體管的同一表面，所述第二漏極和所述第二源極分別位于所述第二晶體管的兩個相反表面上；所述第二晶體管的設有所述第二漏極的表面與所述第一晶體管的設有所述第一源極的表面相連，所述第一晶體管的設有所述第一漏極的表面與所述漏極板相連。
4、可選地，所述第二晶體管在所述基板的表面上的正投影位于所述第一源極在所述基板的表面上的正投影內。
5、可選地，所述柵極板和所述源極板位于同一平面，且所述柵極板和所述源極板間隔排布，所述漏極板位于所述源極板的表面上，且所述漏極板與所述源極板絕緣。
6、可選地，所述集成器件還包括金屬線，所述第一柵極和所述第二源極、所述第二源極和所述源極板，以及所述第二柵極和所述柵極板均通過所述金屬線電性連接。
7、可選地，所述第一晶體管還包括：溝道層、勢壘層、第一介質層和第二介質層；所述第二介質層、所述第一介質層、所述勢壘層和所述溝道層依次層疊，所述溝道層的遠離所述第二介質層的表面具有第一凹槽和第二凹槽；所述第一源極和所述第一柵極均位于所述溝道層的遠離所述第二介質層的一側，且所述第一源極和所述第一柵極均與所述溝道層絕緣，所述第一源極通過所述第一凹槽與所述溝道層的靠近所述第二介質層的表面電連接，所述第一柵極通過所述第二凹槽延伸至所述第二介質層；所述第二介質層具有露出所述溝道層的第三凹槽，所述第一漏極位于所述第二介質層的遠離所述溝道層的一側，且通過所述第三凹槽與所述溝道層的靠近所述第二介質層的表面電連接。
8、可選地，所述第一晶體管還包括源金屬，所述源金屬位于所述第一凹槽內，所述源金屬與所述溝道層的靠近所述第二介質層的表面電連接，所述第一源極通過所述第一凹槽與所述源金屬電連接。
9、可選地，所述第一凹槽包括相連的第一槽體和第二槽體，所述第一槽體至少貫通所述溝道層，所述第二槽體至少貫通所述勢壘層和所述第一介質層；所述源金屬位于所述第二槽體內，且所述源金屬的靠近所述第一槽體的端面包括第一區域和環繞所述第一區域的第二區域，所述第一區域與所述第一槽體相對，所述第二區域與所述溝道層電連接，所述第一源極通過所述第一槽體與所述源金屬電連接。
10、另一方面，本公開實施例提供了一種集成器件的封裝方法，所述封裝方法包括：提供第一晶體管、第二晶體管和基板，所述第一晶體管具有第一源極、第一漏極和第一柵極，所述第二晶體管具有第二源極、第二漏極和第二柵極，所述基板包括相互絕緣的源極板、漏極板和柵極板，所述第一晶體管包括耗盡型高電子遷移率晶體管，所述第二晶體管包括硅基金屬氧化物半導體場效應晶體管；將所述第一晶體管固定在所述基板上，使所述第一漏極與所述漏極板電性連接；將所述第二晶體管層疊在所述第一晶體管上，使所述第一源極與所述第二漏極電性連接；采用金屬線連接所述第一柵極與所述第二源極、所述第二源極與所述源極板，以及所述第二柵極與所述柵極板。
11、可選地，將所述第一晶體管固定在所述基板上包括：采用錫膏或銀膠將所述第一漏極固定在所述漏極板的表面上。
12、本公開實施例提供的技術方案帶來的有益效果至少包括：
13、本公開實施例提供的集成器件中，第一晶體管設置在基板上，且第二晶體管層疊在第一晶體管上。相比于相關技術中讓晶體管并排布置在基板上，能有效縮封裝后集成器件的封裝面積，實現集成器件的電路小型化。并且，第二晶體管疊置在第一晶體管的表面上，還能讓兩個晶體管的相對表面上的電極直接相連，從而無需另外設置金屬線，因此減少了金屬線的設置數量，有效降低了封裝線阻，避免額外引入的電容和電感。同時，將兩個晶體管疊置，使得兩個晶體管之間的距離更短，在需要設置金屬線時，也能縮短金屬線的長度，以進一步降低封裝線阻，避免額外引入的電容和電感，從而提升集成器件的性能。
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1.一種集成器件，其特征在于，所述集成器件包括：第一晶體管(11)、第二晶體管(12)和基板(13)，所述第一晶體管(11)具有第一源極(41)、第一漏極(42)和第一柵極(43)，所述第二晶體管(12)具有第二源極(121)、第二漏極(122)和第二柵極(123)，所述基板(13)包括相互絕緣的源極板(131)、漏極板(132)和柵極板(133)，所述第一晶體管(11)包括耗盡型高電子遷移率晶體管，所述第二晶體管(12)包括硅基金屬氧化物半導體場效應晶體管；
2.根據權利要求1所述的集成器件，其特征在于，所述第一源極(41)和所述第一柵極(43)位于所述第一晶體管(11)的同一表面，所述第一漏極(42)和所述第一源極(41)分別位于所述第一晶體管(11)的兩個相反表面上；
3.根據權利要求2所述的集成器件，其特征在于，所述第二晶體管(12)在所述基板(13)的表面上的正投影位于所述第一源極(41)在所述基板(13)的表面上的正投影內。
4.根據權利要求1至3任一項所述的集成器件，其特征在于，所述柵極板(133)和所述源極板(131)位于同一平
5.根據權利要求1至3任一項所述的集成器件，其特征在于，所述集成器件還包括金屬線(14)，所述第一柵極(43)和所述第二源極(121)、所述第二源極(121)和所述源極板(131)，以及所述第二柵極(123)和所述柵極板(133)均通過所述金屬線(14)電性連接。
6.根據權利要求1至3任一項所述的集成器件，其特征在于，所述第一晶體管還包括：溝道層(21)、勢壘層(22)、第一介質層(31)和第二介質層(32)；
7.根據權利要求6所述的集成器件，其特征在于，所述第一晶體管還包括源金屬(51)，所述源金屬(51)位于所述第一凹槽(210)內，所述源金屬(51)與所述溝道層(21)的靠近所述第二介質層(32)的表面電連接，所述第一源極(41)通過所述第一凹槽(210)與所述源金屬(51)電連接。
8.根據權利要求7所述的集成器件，其特征在于，所述第一凹槽(210)包括相連的第一槽體(2101)和第二槽體(2102)，所述第一槽體(2101)至少貫通所述溝道層(21)，所述第二槽體(2102)至少貫通所述勢壘層(22)和所述第一介質層(31)；
9.一種集成器件的封裝方法，其特征在于，所述封裝方法包括：
10.根據權利要求9所述的封裝方法，其特征在于，將所述第一晶體管固定在所述基板上包括：
...【技術特征摘要】
1.一種集成器件，其特征在于，所述集成器件包括：第一晶體管(11)、第二晶體管(12)和基板(13)，所述第一晶體管(11)具有第一源極(41)、第一漏極(42)和第一柵極(43)，所述第二晶體管(12)具有第二源極(121)、第二漏極(122)和第二柵極(123)，所述基板(13)包括相互絕緣的源極板(131)、漏極板(132)和柵極板(133)，所述第一晶體管(11)包括耗盡型高電子遷移率晶體管，所述第二晶體管(12)包括硅基金屬氧化物半導體場效應晶體管；
2.根據權利要求1所述的集成器件，其特征在于，所述第一源極(41)和所述第一柵極(43)位于所述第一晶體管(11)的同一表面，所述第一漏極(42)和所述第一源極(41)分別位于所述第一晶體管(11)的兩個相反表面上；
3.根據權利要求2所述的集成器件，其特征在于，所述第二晶體管(12)在所述基板(13)的表面上的正投影位于所述第一源極(41)在所述基板(13)的表面上的正投影內。
4.根據權利要求1至3任一項所述的集成器件，其特征在于，所述柵極板(133)和所述源極板(131)位于同一平面，且所述柵極板(133)和所述源極板(131)間隔排布，所述漏極板(132)位于所述源極板(131)的表面上，且所述漏極板(132)與所述源極板(131)絕緣。
<...【專利技術屬性】
技術研發人員：王星月，田文，
申請(專利權)人：京東方華燦光電浙江有限公司，
類型：發明
國別省市：
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