【技術實現步驟摘要】
本公開屬于集成電路，具體涉及一種延遲鎖相環電路及其鎖定測試方法和相關裝置。
技術介紹
1、隨著時鐘頻率范圍越來越廣，如何保證延遲鎖相環（delay?looked?loop，簡稱為dll）電路在各個頻率下正確鎖定并輸出多相位時鐘成為了dll設計的關鍵需求。對于ps級高精度的時鐘信號，在仿真實驗環境中可以在特定程序下，利用高精度示波器顯示延遲鎖相環電路中壓控延遲線中相鄰延遲單元輸出的相位時鐘信號以測量相鄰延遲單元輸出的相位時鐘信號之間的延遲時間，從而通過將該延遲時間與標準值進行比較以確定延遲鎖相環電路的鎖定狀態。顯然，這種鎖定測試方式一般只能在實驗室環境中實現，而無法覆蓋量產測試，這增加了延遲鎖相環電路的量產測試成本。
技術實現思路
1、鑒于上述問題，本公開提供了一種延遲鎖相環電路及其鎖定測試方法和相關裝置，旨在降低延遲鎖相環電路的量產測試成本。
2、根據本公開的第一方面，提供一種延遲鎖相環電路，包括：
3、主控環路，包括壓控延遲線，所述壓控延遲線包括串聯連接的多級第一延遲單元，所述壓控延遲線用于根據偏置電壓產生延遲參考時鐘信號的多級相位時鐘信號，所述主控環路用于根據所述參考時鐘信號和所述壓控延遲線產生的反饋相位時鐘信號之間的相位差，控制所述延遲鎖相環電路的鎖定狀態；
4、環形振蕩器，包括環路連接的多級第二延遲單元，用于根據所述偏置電壓輸出振蕩信號，以便于根據所述振蕩信號的頻率計算得到所述第二延遲單元的延遲時間，將所述第二延遲單元的延遲時間與標準值進
5、可選地，所述第二延遲單元與所述第一延遲單元具有相同的電路結構和負載，所述第二延遲單元的延遲時間與所述第一延遲單元的延遲時間相同。
6、可選地，所述延遲鎖相環電路還包括：
7、分頻器，與所述環形振蕩器相連，用于對所述振蕩信號進行分頻處理；
8、通用輸入輸出接口，與所述分頻器相連，用于輸出分頻處理后的所述振蕩信號，以便于根據分頻處理后的所述振蕩信號的頻率計算得到所述第二延遲單元的延遲時間，將所述第二延遲單元的延遲時間與所述標準值進行比較，根據比較結果確定所述延遲鎖相環電路的鎖定狀態。
9、可選地，如果所述第二延遲單元的延遲時間等于所述標準值，則所述延遲鎖相環電路處于正確鎖定狀態；
10、如果所述第二延遲單元的延遲時間等于所述標準值與第一值的乘積，則所述延遲鎖相環電路處于諧波鎖定狀態，所述第一值為整數且大于1；
11、所述標準值為所述參考時鐘信號的周期與所述壓控延遲線中第一延遲單元的個數的商。
12、可選地，所述主控環路還包括：
13、鑒相器，用于對所述參考時鐘信號和所述壓控延遲線產生的反饋相位時鐘信號進行鑒相，輸出與二者之間的相位差對應的鑒相信號；
14、電荷泵，用于產生與所述鑒相信號對應的相位差電流；
15、低通濾波器，用于將所述相位差電流轉換為電壓信號并且產生控制電壓；
16、偏置產生電路，用于根據所述控制電壓生成所述偏置電壓，并且將所述偏置電壓提供給所述第一延遲單元和所述第二延遲單元以控制所述第一延遲單元和所述第二延遲單元的延遲時間。
17、可選地，所述第一延遲單元包括：
18、串聯連接的第一晶體管至第四晶體管，所述第一晶體管的第一通路端連接電源，所述第一晶體管的第二通路端連接所述第二晶體管的第一通路端，所述第二晶體管的第二通路端連接所述第三晶體管的第一通路端，所述第三晶體管的第二通路端連接第四晶體管的第一通路端，所述第四晶體管的第二通路端接地，所述第一晶體管的控制端和所述第四晶體管的控制端接收所述偏置電壓，所述第二晶體管的控制端和所述第三晶體管的控制端的第一連接節點接收上一級第一延遲單元輸出的上一級相位時鐘信號，所述第二晶體管的第二通路端和所述第三晶體管的第一通路端的第二連接節點提供當前級相位時鐘信號；
19、第一級第一延遲單元的第一連接節點接收所述參考時鐘信號，最后一級第一延遲單元的第二連接節點提供所述反饋相位時鐘信號。
20、可選地，所述第二延遲單元包括：
21、串聯連接的第一晶體管至第四晶體管，所述第一晶體管的第一通路端連接電源，所述第一晶體管的第二通路端連接所述第二晶體管的第一通路端，所述第二晶體管的第二通路端連接所述第三晶體管的第一通路端，所述第三晶體管的第二通路端連接第四晶體管的第一通路端，所述第四晶體管的第二通路端接地，所述第一晶體管的控制端和所述第四晶體管的控制端接收所述偏置電壓，所述第二晶體管的控制端和所述第三晶體管的控制端的第一連接節點接收上一級第二延遲單元的輸出信號，所述第二晶體管的第二通路端和所述第三晶體管的第一通路端的第二連接節點提供當前級第二延遲單元的輸出信號；
22、第一級第二延遲單元的第一連接節點連接最后一級第二延遲單元的第二連接節點，所述最后一級第二延遲單元的第二連接節點提供所述振蕩信號。
23、根據本公開的第二方面，提供一種用于延遲鎖相環電路的鎖定測試方法，所述延遲鎖相環電路包括主控環路和環形振蕩器，所述主控環路包括壓控延遲線，所述壓控延遲線包括串聯連接的多級第一延遲單元，所述壓控延遲線用于根據偏置電壓產生延遲參考時鐘信號的多級相位時鐘信號，所述主控環路用于根據所述參考時鐘信號和所述壓控延遲線產生的反饋相位時鐘信號之間的相位差，控制所述延遲鎖相環電路的鎖定狀態，所述環形振蕩器包括環路連接的多級第二延遲單元，所述環形振蕩器根據所述偏置電壓輸出振蕩信號，包括：
24、根據所述振蕩信號的頻率計算得到所述第二延遲單元的延遲時間；
25、將所述第二延遲單元的延遲時間與標準值進行比較，根據比較結果確定所述延遲鎖相環電路的鎖定狀態，其中所述標準值為所述延遲鎖相環電路處于正確鎖定狀態時所述第一延遲單元的延遲時間。
26、根據本公開的第三方面，提供一種時鐘產生芯片，包括：
27、如上所述延遲鎖相環電路。
28、根據本公開的第四方面，提供一種電子設備，包括：
29、如上所述時鐘產生芯片。
30、本公開帶來了以下有益效果：
31、本公開提供的延遲鎖相環電路中，主控環路包括壓控延遲線，壓控延遲線包括串聯連接的多級第一延遲單元，壓控延遲線用于根據偏置電壓產生延遲參考時鐘信號的多級相位時鐘信號，主控環路用于根據參考時鐘信號和壓控延遲線產生的反饋相位時鐘信號之間的相位差，控制延遲鎖相環電路的鎖定狀態，環形振蕩器包括環路連接的多級第二延遲單元，用于根據偏置電壓輸出振蕩信號，以便于根據振蕩信號的頻率計算得到第二延遲單元的延遲時間，將第二延遲單元的延遲時間與標準值進行比較，根據比較結果確定延遲鎖相環電路的鎖定狀態，該標準值為延遲鎖相環電路處于正確鎖定狀態時第一延遲單元的延遲本文檔來自技高網...
【技術保護點】
1.一種延遲鎖相環電路，包括：
2.根據權利要求1所述的延遲鎖相環電路，其中，所述第二延遲單元與所述第一延遲單元具有相同的電路結構和負載，所述第二延遲單元的延遲時間與所述第一延遲單元的延遲時間相同。
3.根據權利要求1所述的延遲鎖相環電路，其中，所述延遲鎖相環電路還包括：
4.根據權利要求1或3所述的延遲鎖相環電路，其中，如果所述第二延遲單元的延遲時間等于所述標準值，則所述延遲鎖相環電路處于正確鎖定狀態；
5.根據權利要求1所述的延遲鎖相環電路，其中，所述主控環路還包括：
6.根據權利要求1所述的延遲鎖相環電路，其中，所述第一延遲單元包括：
7.根據權利要求1所述的延遲鎖相環電路，其中，所述第二延遲單元包括：
8.一種用于延遲鎖相環電路的鎖定測試方法，所述延遲鎖相環電路包括主控環路和環形振蕩器，所述主控環路包括壓控延遲線，所述壓控延遲線包括串聯連接的多級第一延遲單元，所述壓控延遲線用于根據偏置電壓產生延遲參考時鐘信號的多級相位時鐘信號，所述主控環路用于根據所述參考時鐘信號和所述壓控延遲線產生的反饋
9.一種時鐘產生芯片，包括：
10.一種電子設備，包括：
...【技術特征摘要】
1.一種延遲鎖相環電路，包括：
2.根據權利要求1所述的延遲鎖相環電路，其中，所述第二延遲單元與所述第一延遲單元具有相同的電路結構和負載，所述第二延遲單元的延遲時間與所述第一延遲單元的延遲時間相同。
3.根據權利要求1所述的延遲鎖相環電路，其中，所述延遲鎖相環電路還包括：
4.根據權利要求1或3所述的延遲鎖相環電路，其中，如果所述第二延遲單元的延遲時間等于所述標準值，則所述延遲鎖相環電路處于正確鎖定狀態；
5.根據權利要求1所述的延遲鎖相環電路，其中，所述主控環路還包括：
6.根據權利要求1所述的延遲鎖相環電路，其中，所述第一延遲單元包括：
<...【專利技術屬性】
技術研發人員：林雨琪，
申請(專利權)人：思瑞浦微電子科技上海有限責任公司，
類型：發明
國別省市：
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