【技術實現(xiàn)步驟摘要】
本公開涉及半導體器件領域，特別涉及一種晶體管電路及其制作方法。
技術介紹
1、高電子遷移率晶體管(high?electron?mobility?transistor，hemt)是一種異質結場效應晶體管，廣泛應用于各種電路之中。
2、相關技術提供了一種晶體管電路，該晶體管電路包括第一晶體管和第二晶體管，其中第一晶體管的源極和第二晶體管的柵極電連接，第一晶體管的漏極和第二晶體管的源極電連接，從而實現(xiàn)通過控制第一晶體管的通斷達到控制第二晶體管通斷的效果。
3、上述晶體管電路結構中，第一晶體管為增強型hemt，第二晶體管為金屬氧化物半導體場效應晶體管(metal-oxide-semiconductor?field-effect?transistor，mosfet)。一方面，如果要實現(xiàn)增強型hemt，需要在上述晶體管結構中設置額外的p型gan層，工藝難度大。另一方面，第一晶體管和第二晶體管需要分開制作，工藝復雜，且分開制作后打線連接會增加額外的寄生效應。
技術實現(xiàn)思路
1、本公開實施例提供了一種晶體管電路及其制作方法，可以降低增強型hemt制作工藝難度低，且晶體管電路中的晶體管可以同時制作，降低制作復雜度。所述技術方案如下：
2、一方面，提供了一種晶體管電路，所述晶體管電路包括：第一晶體管和第二晶體管；
3、所述第一晶體管和第二晶體管包括共用的襯底、依次層疊在所述襯底的溝道層和勢壘層；所述勢壘層具有延伸到所述溝道層內的凹槽；
4、所
5、所述第一介電層覆蓋所述凹槽底部，所述第二介電層位于所述勢壘層，所述第一源極、所述第一漏極、所述第二源極、所述第二漏極貫穿所述勢壘層與所述溝道層連接；所述凹槽位于所述第一源極與所述第一漏極之間，所述第二介電層位于所述第二源極和所述第二漏極之間；
6、所述第一柵極位于所述凹槽內，所述第二柵極位于所述第二介電層上，所述第一源極與所述第二柵極電連接，所述第一漏極和所述第二源極電連接。
7、可選地，沿垂直于所述襯底方向上，所述凹槽截面的寬度a為0.5～2μm，所述凹槽截面的深度b為30～100nm。
8、可選地，所述第一介電層和所述第二介電層厚度為10～50nm。
9、可選地，沿從所述第一源極到所述第一漏極方向上，所述第一介電層到所述第一漏極的距離x為5～7μm。
10、可選地，沿從所述第二源極到所述第二漏極方向上，未被所述第二柵極覆蓋的所述第二介電層的寬度y為15～21μm。
11、可選地，所述第一柵極和所述第二柵極均包括本體部、第一延伸部和第二延伸部；所述第二延伸部、所述第一延伸部和所述本體部呈兩級臺階結構，所述第一柵極的所述本體部的至少部分位于所述凹槽內。
12、可選地，沿垂直于所述襯底方向上，
13、所述第一延伸部截面的寬度c大于所述凹槽截面的寬度a；
14、所述第二延伸部截面的寬度d大于所述凹槽截面的寬度a。
15、可選地，所述第一晶體管的閾值電壓與所述第一介電層的應力大小相關。
16、可選地，所述第一漏極和所述第二源極共用同一個電極。
17、另一方面，提供了一種晶體管電路制作方法，所述方法包括：
18、在襯底上制作溝道層；
19、在所述溝道層上制作勢壘層，所述勢壘層具有延伸到所述溝道層內的凹槽；
20、在所述勢壘層上制作第一介電層和第二介電層，所述第一介電層覆蓋所述凹槽底部，所述第二介電層位于所述勢壘層；
21、制作第一源極、第一漏極、第二源極和第二漏極，所述第一源極、所述第一漏極、所述第二源極、所述第二漏極貫穿所述勢壘層與所述溝道層連接；所述凹槽位于所述第一源極與所述第一漏極之間，所述第二介電層位于所述第二源極和所述第二漏極之間；
22、制作第一柵極和第二柵極，所述第一柵極位于所述凹槽內，所述第二柵極位于所述第二介電層上，所述第一源極與所述第二柵極電連接，所述第一漏極和所述第二源極電連接。
23、本公開實施例提供的技術方案帶來的有益效果是：
24、在本公開實施例中，襯底上依次形成有溝道層和勢壘層，其中，勢壘層中開設有延伸到溝道層的凹槽，凹槽內設置有第一介電層，然后在凹槽中設置第一柵極。通過開設凹槽能夠改變二維電子氣(2deg)濃度，并在凹槽內設置第一介電層，第一介電層在生長過程中會引入應力，應力會改變異質結極化程度，改變2deg濃度，從而能夠調節(jié)晶體管的閾值電壓。因此，該方式可以在不生長p-gan層的情況下調節(jié)閾值電壓得到增強型的第一晶體管，降低了增強型晶體管制作工藝難度。同時，第二晶體管不開設凹槽，直接設置第二介電層形成耗盡型晶體管替代mosfet，在該晶體管電路中，第一晶體管和第二晶體管可以同時制作，降低了制作復雜度，避免了寄生效應。
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1.一種晶體管電路，其特征在于，所述晶體管電路包括：第一晶體管(10)和第二晶體管(20)；
2.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿垂直于所述襯底(100)方向上，所述凹槽(120)截面的寬度A為0.5～2μm，所述凹槽(120)截面的深度B為30～100nm。
3.根據(jù)權利要求1所述的晶體管電路，其特征在于，所述第一介電層(131)和所述第二介電層(132)厚度為10～50nm。
4.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿從所述第一源極(141)到所述第一漏極(151)方向上，所述第一介電層(131)到所述第一漏極(151)的距離X為5～7μm。
5.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿從所述第二源極(142)到所述第二漏極(152)方向上，未被所述第二柵極(162)覆蓋的所述第二介電層(132)的寬度Y為15～21μm。
6.根據(jù)權利要求1至5任一項所述的晶體管電路，其特征在于，所述第一柵極(161)和所述第二柵極(162)均包括本體部(1601)、第一延伸部(1602)和第二延伸部(1
7.根據(jù)權利要求6所述的晶體管電路，其特征在于，沿垂直于所述襯底(100)方向上，
8.根據(jù)權利要求1至5任一項所述的晶體管電路，其特征在于，所述第一晶體管(10)的閾值電壓與所述第一介電層(131)的應力大小相關。
9.根據(jù)權利要求1至5任一項所述的晶體管電路，其特征在于，所述第一漏極(151)和所述第二源極(142)共用同一個電極。
10.一種晶體管電路制作方法，其特征在于，所述方法包括：
...【技術特征摘要】
1.一種晶體管電路，其特征在于，所述晶體管電路包括：第一晶體管(10)和第二晶體管(20)；
2.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿垂直于所述襯底(100)方向上，所述凹槽(120)截面的寬度a為0.5～2μm，所述凹槽(120)截面的深度b為30～100nm。
3.根據(jù)權利要求1所述的晶體管電路，其特征在于，所述第一介電層(131)和所述第二介電層(132)厚度為10～50nm。
4.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿從所述第一源極(141)到所述第一漏極(151)方向上，所述第一介電層(131)到所述第一漏極(151)的距離x為5～7μm。
5.根據(jù)權利要求1所述的晶體管電路，其特征在于，沿從所述第二源極(142)到所述第二漏極(152)方向上，未被所述第二柵極(162)覆蓋的所述第二介電層(132)的寬度y為15～21μm。<...
【專利技術屬性】
技術研發(fā)人員：熊圣浩，姜竹林，
申請(專利權)人：京東方華燦光電浙江有限公司，
類型：發(fā)明
國別省市：
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