【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及集成電路，具體而言，涉及一種布線方法、裝置、電子設(shè)備及存儲(chǔ)介質(zhì)。
技術(shù)介紹
1、現(xiàn)場(chǎng)可編程門陣列(field?programmable?gate?array，fpga)軟件工具的開發(fā)過程主要包括邏輯綜合、布局、布線、時(shí)序分析和碼流的生成等環(huán)節(jié)。其中，fpga布線是對(duì)布局后的用戶設(shè)計(jì)網(wǎng)表中的各個(gè)原語(如查找表、寄存器等)端口之間的連接，從fpga器件眾多布線資源中選擇一條合適路徑的過程。fpga布線的目的是為各原語端口的連接選擇一條最優(yōu)路徑，以滿足用戶設(shè)計(jì)對(duì)時(shí)序的要求。
2、傳統(tǒng)的fpga布線方法中，是在fpga各原語布局完成后，根據(jù)原語的端口連接關(guān)系和原語的位置信息，對(duì)每一條連接從一個(gè)原語的輸出端口開始路由可使用的fpga布線資源，尋找一條盡可能滿足時(shí)序約束的、到所連接的下一個(gè)原語的輸入端口的路徑。這種布線方法極易使布線結(jié)果無法達(dá)到時(shí)序收斂的要求，甚至可能存在布線失敗的風(fēng)險(xiǎn)。
技術(shù)實(shí)現(xiàn)思路
1、有鑒于此，本專利技術(shù)的目的在于提供一種布線方法、裝置、電子設(shè)備及存儲(chǔ)介質(zhì)，來使布線結(jié)果滿足時(shí)序收斂的要求，極大地降低了布線失敗的風(fēng)險(xiǎn)。
2、為了實(shí)現(xiàn)上述目的，本專利技術(shù)實(shí)施例采用的技術(shù)方案如下：
3、第一方面，本專利技術(shù)提供一種布線方法，所述方法包括：
4、根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度；
5、根據(jù)所述延時(shí)值和所述擁塞度，從各所述時(shí)序路徑中確定出時(shí)序緊張路徑
6、在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線；
7、在布線結(jié)束后，判斷各所述時(shí)序路徑是否均時(shí)序收斂；
8、若否，則根據(jù)時(shí)序未收斂的所述時(shí)序路徑，判斷是否滿足重調(diào)整條件；
9、在滿足所述重調(diào)整條件的情況下，返回執(zhí)行所述根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度的步驟。
10、可選地，所述根據(jù)所述延時(shí)值和所述擁塞度，從各所述時(shí)序路徑中確定出時(shí)序緊張路徑，并對(duì)所述時(shí)序緊張路徑的邏輯級(jí)數(shù)和/或邏輯資源進(jìn)行調(diào)整的步驟，包括：
11、從各所述時(shí)序路徑中，選擇所述延時(shí)值大于第一收斂閾值的時(shí)序路徑，作為時(shí)序緊張路徑；
12、針對(duì)每條所述時(shí)序緊張路徑，調(diào)低所述時(shí)序緊張路徑的邏輯級(jí)數(shù)；
13、將所述擁塞度大于擁塞閾值的所述時(shí)序緊張路徑作為擁塞路徑，調(diào)整所述擁塞路徑的邏輯資源。
14、可選地，所述調(diào)低所述時(shí)序緊張路徑的邏輯級(jí)數(shù)的步驟，包括：
15、確定所述時(shí)序緊張路徑的連接覆蓋區(qū)，將所述連接覆蓋區(qū)劃分為多個(gè)子區(qū)；
16、計(jì)算每個(gè)所述子區(qū)的擁塞度和延時(shí)值；
17、將所述延時(shí)值未大于第二收斂閾值的所述子區(qū)，作為收斂區(qū)；
18、將所述擁塞度最小的所述收斂區(qū)作為目標(biāo)區(qū)，在所述目標(biāo)區(qū)插入一級(jí)虛擬寄存器。
19、可選地，所述調(diào)整所述擁塞路徑的邏輯資源的步驟，包括：
20、從所述擁塞路徑的各邏輯資源對(duì)應(yīng)的原語中，選取一個(gè)所述原語作為目標(biāo)對(duì)象；
21、從所述設(shè)計(jì)電路的各所述時(shí)序路徑中，選擇插入所述目標(biāo)對(duì)象后時(shí)序依舊收斂且與所述目標(biāo)對(duì)象的位置的距離最近的時(shí)序路徑，作為命中路徑；
22、將所述目標(biāo)對(duì)象的位置調(diào)整至所述命中路徑。
23、可選地，在所述根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度的步驟之后，在所述在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線的步驟之前，所述方法還包括：
24、針對(duì)每條所述時(shí)序路徑，以所述時(shí)序路徑的所述延時(shí)值對(duì)應(yīng)的優(yōu)先級(jí)，作為所述時(shí)序路徑的各原語的連接優(yōu)先級(jí)；
25、所述在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線的步驟，包括：
26、在完成所有的調(diào)整后，確定所述設(shè)計(jì)電路的所有原語；
27、按照所述連接優(yōu)先級(jí)從高到低的順序以及預(yù)設(shè)的連接順序，利用布線資源，進(jìn)行原語連接。
28、可選地，所述根據(jù)時(shí)序未收斂的所述時(shí)序路徑，判斷是否滿足重調(diào)整條件的步驟，包括：
29、從時(shí)序未收斂的各所述時(shí)序路徑中，選擇當(dāng)前的延時(shí)值最高的所述時(shí)序路徑，作為目標(biāo)路徑；
30、根據(jù)所述目標(biāo)路徑的原語，判斷是否滿足重調(diào)整條件。
31、可選地，所述根據(jù)所述目標(biāo)路徑的原語，判斷是否滿足重調(diào)整條件的步驟，包括：
32、獲取所述目標(biāo)路徑的各原語的位置和數(shù)量，以及所述目標(biāo)路徑的布線節(jié)點(diǎn)的數(shù)量；
33、將所述原語的位置與預(yù)設(shè)的時(shí)序約束的比值作為第一因子，將所述原語的數(shù)量與所述布線節(jié)點(diǎn)的數(shù)量的比值作為第二因子；
34、判斷所述第一因子和所述第二因子是否均大于各自對(duì)應(yīng)的調(diào)整閾值；
35、若是，則判定不滿足重調(diào)整條件；
36、若否，則判定滿足重調(diào)整條件。
37、第二方面，本專利技術(shù)提供一種布線裝置，包括預(yù)分析模塊、優(yōu)化調(diào)整模塊、布線模塊、收斂判斷模塊和輪詢模塊；
38、所述預(yù)分析模塊，用于根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度；
39、所述優(yōu)化調(diào)整模塊，用于根據(jù)所述延時(shí)值和所述擁塞度，從各所述時(shí)序路徑中確定出時(shí)序緊張路徑，并對(duì)所述時(shí)序緊張路徑的邏輯級(jí)數(shù)和/或邏輯資源進(jìn)行調(diào)整；
40、所述布線模塊，用于在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線；
41、所述收斂判斷模塊，用于在布線結(jié)束后，判斷各所述時(shí)序路徑是否均時(shí)序收斂；
42、所述輪詢模塊，用于若至少有一條所述時(shí)序路徑未時(shí)序收斂，則根據(jù)時(shí)序未收斂的所述時(shí)序路徑，判斷是否滿足重調(diào)整條件；
43、所述輪詢模塊，還用于在滿足所述重調(diào)整條件的情況下，控制所述預(yù)分析模塊返回執(zhí)行所述根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度的步驟。
44、第三方面，本專利技術(shù)提供一種電子設(shè)備，包括處理器和存儲(chǔ)器，所述存儲(chǔ)器存儲(chǔ)有能夠被所述處理器執(zhí)行的計(jì)算機(jī)程序，所述處理器可執(zhí)行所述計(jì)算機(jī)程序以實(shí)現(xiàn)如第一方面所述的布線方法。
45、第四方面，本專利技術(shù)提供一種存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如第一方面所述的布線方法。
46、本專利技術(shù)實(shí)施例提供的布線方法、裝置、電子設(shè)備及存儲(chǔ)介質(zhì)，在布線方法中，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度，根據(jù)延時(shí)值和擁塞度，對(duì)其中時(shí)序緊張路徑的邏輯級(jí)數(shù)和/或邏輯資源進(jìn)行調(diào)整，在完成所有的調(diào)整后，進(jìn)行設(shè)計(jì)電路的布線，并在布線結(jié)束后，若判定還有時(shí)序路徑未達(dá)到時(shí)序收斂，則滿足重調(diào)整條件的情況下，重新進(jìn)入分析時(shí)序路徑的延時(shí)值和擁塞度的步驟，來進(jìn)行新一輪的布線調(diào)整。
47、如此，在本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
1.一種布線方法，其特征在于，所述方法包括：
2.根據(jù)權(quán)利要求1所述的布線方法，其特征在于，所述根據(jù)所述延時(shí)值和所述擁塞度，從各所述時(shí)序路徑中確定出時(shí)序緊張路徑，并對(duì)所述時(shí)序緊張路徑的邏輯級(jí)數(shù)和/或邏輯資源進(jìn)行調(diào)整的步驟，包括：
3.根據(jù)權(quán)利要求2所述的布線方法，其特征在于，所述調(diào)低所述時(shí)序緊張路徑的邏輯級(jí)數(shù)的步驟，包括：
4.根據(jù)權(quán)利要求2所述的布線方法，其特征在于，所述調(diào)整所述擁塞路徑的邏輯資源的步驟，包括：
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的布線方法，其特征在于，在所述根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度的步驟之后，在所述在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線的步驟之前，所述方法還包括：
6.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的布線方法，其特征在于，所述根據(jù)時(shí)序未收斂的所述時(shí)序路徑，判斷是否滿足重調(diào)整條件的步驟，包括：
7.根據(jù)權(quán)利要求6所述的布線方法，其特征在于，所述根據(jù)所述目標(biāo)路徑的原語，判斷是否滿足重調(diào)整條件的步驟，包括：
8.
9.一種電子設(shè)備，其特征在于，包括處理器和存儲(chǔ)器，所述存儲(chǔ)器存儲(chǔ)有能夠被所述處理器執(zhí)行的計(jì)算機(jī)程序，所述處理器可執(zhí)行所述計(jì)算機(jī)程序以實(shí)現(xiàn)如權(quán)利要求1至7中任一項(xiàng)所述的布線方法。
10.一種存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求1至7中任一項(xiàng)所述的布線方法。
...【技術(shù)特征摘要】
1.一種布線方法，其特征在于，所述方法包括：
2.根據(jù)權(quán)利要求1所述的布線方法，其特征在于，所述根據(jù)所述延時(shí)值和所述擁塞度，從各所述時(shí)序路徑中確定出時(shí)序緊張路徑，并對(duì)所述時(shí)序緊張路徑的邏輯級(jí)數(shù)和/或邏輯資源進(jìn)行調(diào)整的步驟，包括：
3.根據(jù)權(quán)利要求2所述的布線方法，其特征在于，所述調(diào)低所述時(shí)序緊張路徑的邏輯級(jí)數(shù)的步驟，包括：
4.根據(jù)權(quán)利要求2所述的布線方法，其特征在于，所述調(diào)整所述擁塞路徑的邏輯資源的步驟，包括：
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的布線方法，其特征在于，在所述根據(jù)布局結(jié)果和時(shí)序約束信息，對(duì)設(shè)計(jì)電路的時(shí)序路徑進(jìn)行預(yù)分析，得到每條時(shí)序路徑的延時(shí)值和擁塞度的步驟之后，在所述在完成所有的調(diào)整后，進(jìn)行所述設(shè)計(jì)電路的布線的步驟之前，所述方法還包括...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王興剛，閔祥偉，李海波，魏山菊，王銅銅，范召，宋國(guó)民，
申請(qǐng)(專利權(quán))人：廣東高云半導(dǎo)體科技股份有限公司，
類型：發(fā)明
國(guó)別省市：
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