【技術實現步驟摘要】
本申請是有關于延遲鎖定回路及半導體存儲裝置。
技術介紹
1、dram(動態隨機存取存儲器)是一種半導體存儲裝置，通過在電容器儲存電荷以存儲信息，當沒有供給電源時，所存儲的信息會消失。在現有的dram中，例如日本特開2015-35241號公報，設置有延遲鎖定回路(dll：delay?locked?loop)。借由dll，可在dram中產生與外部時脈信號同步地用于輸出數據信號的內部時脈信號。
2、在現有的dram中，當使用dll調整內部時脈信號的延遲時，例如會執行以下動作的dll程序：dll的重置動作、dll的延遲(鎖定)動作(例如，同時逐一活化延遲線、并同步外部時脈與內部時脈的動作)、檢測用以表示根據外部時脈信號而產生的輸入時脈信號與內部時脈信號之間的延遲時脈周期數的n值的動作。
3、可使用以下算式表示dll的延遲動作導致的鎖定時間td11：
4、tint+td11＝n×tck
5、其中，tint表示dll的固有延遲時間，tck表示時脈周期。例如，當由于半導體存儲裝置內的溫度等因素引起時脈周期tck比固有延遲時間tint長時，如上述算式所示，由于dll的延遲動作導致的鎖定時間td11會延長。當鎖定時間td11延長時，上述dll程序的總執行時間會延長，恐會延遲下一個dll程序的執行，且恐會超過預先設定的dll程序的執行期間tdllk。
技術實現思路
1、有鑒于上述課題，本申請的目的為提供延遲鎖定回路及半導體存儲裝置，能夠抑制延遲動作的延長
2、本申請的延遲鎖定回路，包括dll控制電路，依據輸入時脈信號與輸出時脈信號的相位差，設定延遲量；以及延遲線電路，接收輸入時脈信號，且被配置為依據延遲量對輸入時脈信號執行延遲動作從而產生輸出時脈信號；其中，延遲線電路包含多個延遲單元，各延遲單元包含至少一個延遲器件，且這些延遲單元的其中一者所包含的延遲器件的數量大于這些延遲單元的另一者所包含的延遲器件的數量。
3、本申請的半導體存儲裝置包括前述的延遲鎖定回路及輸出緩沖器。輸出緩沖器接收輸出時脈信號，且根據輸出時脈信號控制數據的輸出。
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1.一種延遲鎖定回路，其特征在于，包括：
2.如權利要求1所述的延遲鎖定回路，其特征在于，更包括：
3.如權利要求2所述的延遲鎖定回路，其特征在于，所述多個延遲單元為串聯連接，各所述延遲單元被配置以產生單元信號，且所述單元信號的其中一者被選擇作為所述輸出時脈信號，所述延遲單元的最上游者接收所述輸入時脈信號，且所述延遲單元的其余者的每一者接收其上游的所述延遲單元所產生的所述單元信號。
4.如權利要求3所述的延遲鎖定回路，其特征在于，所述延遲線電路更包括：
5.如權利要求4所述的延遲鎖定回路，其特征在于，所述延遲線電路依據所述延遲量而從一端側開始朝另一端側依序地使用所述延遲單元來執行所述延遲動作，位于所述另一端側的所述延遲單元所包含的所述延遲器件的數量大于位于所述一端側的所述延遲單元所包含的所述延遲單元的數量。
6.如權利要求5所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為：從所述另一端側直到延遲器件數量增加位置的各所述延遲單元所包含的所述延遲器件的數量，多于從所述延遲器件數量增加位置的前一個位置開始到所述一端側為止
7.如權利要求5所述的延遲鎖定回路，其特征在于，從所述另一端側開始到延遲器件數量增加位置為止的所述延遲單元的數量，少于從所述延遲器件數量增加位置的前一個位置到所述一端側為止的所述延遲單元的數量。
8.如權利要求3所述的延遲鎖定回路，其特征在于，各所述延遲器件由2個串聯連接的NAND門構成。
9.如權利要求1所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為設定有多個延遲器件數量增加位置，且在所述延遲器件數量增加位置之間的所述延遲單元的數量小于最遠離所述輸入時脈信號的所述延遲單元與鄰近的所述延遲器件數量增加位置之間的所述延遲單元的數量。
10.如權利要求2所述的延遲鎖定回路，其特征在于，各所述延遲器件包括：
11.如權利要求10所述的延遲鎖定回路，其特征在于，多個所述延遲器件的其中一者的所述第二NAND門的輸出端耦接至所述多個延遲器件的另一者的所述第一NAND門的輸入端，而構成具有交替配置的所述第一NAND門與所述第二NAND門的第一NAND子門行，且所述延遲線電路經由所述第一NAND子門行的一端輸出所述輸出時脈信號。
12.如權利要求11所述的延遲鎖定回路，其特征在于，所述多個延遲單元中較遠離所述第一NAND子門行的所述端的一者所包含的所述延遲單元的數量大于，所述多個延遲單元中較鄰近所述第一NAND子門行的所述端的一者所包含的所述延遲單元的數量。
13.如權利要求11所述的延遲鎖定回路，其特征在于，所述多個延遲單元中的其中一者根據所述選擇控制信號被活化，在被活化的所述延遲單元中，所述輸入時脈信號被選擇為所述延遲器件的輸出而傳遞于所述第一NAND子門行上，直到經由所述第一NAND子門行的所述端輸出而作為所述輸出時脈信號。
14.如權利要求11所述的延遲鎖定回路，其特征在于，所述延遲線電路依據所述選擇控制信號而從所述多個延遲單元中的被選擇者開始朝所述第一NAND子門行的所述端側，依序地使用所述延遲單元來執行所述延遲動作，且所述多個延遲單元中的被選擇者所包含的所述延遲器件的數量大于鄰近于所述第一NAND子門行的所述端側的所述延遲單元所包含的所述延遲單元的數量。
15.如權利要求11所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為：從所述第一NAND子門行的所述端直到延遲器件數量增加位置的前一個位置的各所述延遲單元所包含的所述延遲器件的數量，少于從所述延遲器件數量增加位置開始到所述第一NAND子門行的另一端為止的各所述延遲單元所包含的所述延遲器件的數量。
16.如權利要求11所述的延遲鎖定回路，其特征在于，所述選擇控制信號包括多個代碼信號與多個互補代碼信號，各所述代碼信號被提供至所述延遲單元的對應一者的所述第三NAND門，且各所述互補代碼信號被提供至所述延遲單元的對應一者的所述第一NAND門的另一輸入端。
17.如權利要求16所述的延遲鎖定回路，其特征在于，所述多個延遲器件中最遠離所述第一NAND子門行的所述端的一者的所述第一NAND門的所述輸入端接收固定的第一邏輯值。
18.如權利要求17所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為在各所述延遲單元中，僅由最遠離所述第一NAND子門行的所述端的所述第三NAND門接收所述代碼信號的對應一者，其余的所述第三NAND門接收固定的第二邏輯值，且僅由最遠離所述第一NAND子門行的所述端的所述第一NAND門接...
【技術特征摘要】
1.一種延遲鎖定回路，其特征在于，包括：
2.如權利要求1所述的延遲鎖定回路，其特征在于，更包括：
3.如權利要求2所述的延遲鎖定回路，其特征在于，所述多個延遲單元為串聯連接，各所述延遲單元被配置以產生單元信號，且所述單元信號的其中一者被選擇作為所述輸出時脈信號，所述延遲單元的最上游者接收所述輸入時脈信號，且所述延遲單元的其余者的每一者接收其上游的所述延遲單元所產生的所述單元信號。
4.如權利要求3所述的延遲鎖定回路，其特征在于，所述延遲線電路更包括：
5.如權利要求4所述的延遲鎖定回路，其特征在于，所述延遲線電路依據所述延遲量而從一端側開始朝另一端側依序地使用所述延遲單元來執行所述延遲動作，位于所述另一端側的所述延遲單元所包含的所述延遲器件的數量大于位于所述一端側的所述延遲單元所包含的所述延遲單元的數量。
6.如權利要求5所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為：從所述另一端側直到延遲器件數量增加位置的各所述延遲單元所包含的所述延遲器件的數量，多于從所述延遲器件數量增加位置的前一個位置開始到所述一端側為止的各所述延遲單元所包含的所述延遲器件的數量。
7.如權利要求5所述的延遲鎖定回路，其特征在于，從所述另一端側開始到延遲器件數量增加位置為止的所述延遲單元的數量，少于從所述延遲器件數量增加位置的前一個位置到所述一端側為止的所述延遲單元的數量。
8.如權利要求3所述的延遲鎖定回路，其特征在于，各所述延遲器件由2個串聯連接的nand門構成。
9.如權利要求1所述的延遲鎖定回路，其特征在于，所述延遲線電路被配置為設定有多個延遲器件數量增加位置，且在所述延遲器件數量增加位置之間的所述延遲單元的數量小于最遠離所述輸入時脈信號的所述延遲單元與鄰近的所述延遲器件數量增加位置之間的所述延遲單元的數量。
10.如權利要求2所述的延遲鎖定回路，其特征在于，各所述延遲器件包括：
11.如權利要求10所述的延遲鎖定回路，其特征在于，多個所述延遲器件的其中一者的所述第二nand門的輸出端耦接至所述多個延遲器件的另一者的所述第一nand門的輸入端，而構成具有交替配置的所述第一nand門與所述第二nand門的第一nand子門行，且所述延遲線電路經由所述第一nand子門行的一端輸出所述輸出時脈信號。
12.如權利要求11所述的延遲鎖定回路，其特征在于，所述多個延遲單元中較...
【專利技術屬性】
技術研發人員：奧野晉也，
申請(專利權)人：華邦電子股份有限公司，
類型：發明
國別省市：
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