【技術實現步驟摘要】
本專利技術屬于硅微電子，具體涉及一種基于ono型三層liner的sti結構及其制造方法。
技術介紹
1、集成電路工藝的發展趨勢是器件特征尺寸沿著摩爾定律不斷縮小。特征尺寸0.35μm以上cmos工藝有源區(active?area，aa)之間的隔離采用硅局部氧化(local?oxidationof?silicon，locos)隔離工藝。由于場氧侵蝕鳥嘴效應(bird?beak)和場注入的橫向擴散，locos工藝受到很大的限制，在特征尺寸0.25μm及其以下cmos工藝，locos工藝被尺寸更小、隔離效果更好的淺槽隔離(shallow?trench?isolation，sti)取代。sti溝槽刻蝕時，會在sti溝槽側壁產生大量的刻蝕缺陷，而且sti溝槽尖銳的頂角和底角也會導致寄生漏電流(parasitic?leakage)并降低sti的隔離特性。作為改善的措施，在sti溝槽高密度等離子體氧化物(high?density?plasma?sio2，hdp?sio2)填充前，采用熱氧化的方法生長一層線性氧化層(liner?oxide)。首先，liner?oxide對sti溝槽尖銳的頂角和底角進行圓滑(rounding)，增加了接觸面；其次，liner?oxide避免了頂角和底角處sio2的減薄效應；再次，liner?oxide修復了sti溝槽的刻蝕損傷；最后，liner?oxide也作為hdp?sio2淀積時的緩沖層。隨著器件特征尺寸的縮小，對sti的隔離特性和應力分布提出了越來越高的要求。
2、原位水汽生成(in-situ?
3、因此，有必要提供一基于ono型三層liner的sti結構，提高sti的隔離特性，同時減少sti填充物的應力累積。
技術實現思路
1、本專利技術提供了一種基于ono型三層liner的sti結構及其制造方法，提升sti結構的隔離特性和可靠性。
2、本專利技術提供的一種基于ono型三層liner的sti結構，包括設于底部的硅襯底、設于所述硅襯底內u型的sti溝槽，所述issg?sio2底層、sinx中層、issg?sio2頂層依次覆設于所述sti溝槽內，并通過所述hdp?sio2層填充。
3、優選的，issg?sio2底層厚度為sinx中層厚度為issgsio2頂層厚度為
4、優選的，對于特征尺寸為90nm以下cmos的sti工藝，所述hdp?sio2層包括依次形成的第一hdp?sio2層、第二hdp?sio2層及第三hdp?sio2層；對于特征尺寸為90nm以上cmos的sti工藝，所述hdp?sio2層為一層。
5、本專利技術還提供一種基于ono型三層liner的sti結構的制造方法，包括如下步驟：
6、步驟1，sio2墊氧和si3n4阻擋層生長：原始硅片上氧化生長sio2墊氧，低壓化學氣相淀積(low?pressure?chemical?vapor?deposition，lpcvd)淀積生長si3n4阻擋層；
7、步驟2，sti溝槽刻蝕：有源區光刻定義出有源區，干法刻蝕si3n4阻擋層，然后繼續在硅表面上刻蝕出sti溝槽，刻蝕后去膠；
8、步驟3，issg工藝生長sio2底層：對sti溝槽尖銳的頂角和底角進行圓滑，通過issg退火修復sti溝槽刻蝕損傷；
9、步驟4，lpcvd工藝淀積sinx中層：sinx中層具有較強的絕緣能力，并能減少甚至完全抵消后續hdp?sio2壓應力的累積；
10、步驟5，issg對sinx再氧化實現sio2頂層：形成具有更好隔離效果的ono三層liner，并且issg退火進一步修復了sti溝槽刻蝕損傷；
11、步驟6，sti溝槽填充：hdp工藝淀積第一hdp?sio2層，淀積后采用bhf(40?40％nh4f:1?49％?hf)漂洗進行平坦化；hdp工藝淀積第二hdp?sio2層，淀積后采用bhf漂洗進行平坦化；hdp工藝淀積第三hdp?sio2層，完成sti溝槽的填充；
12、步驟7，hdp?sio2層退火：對hdp?sio2層進行高溫退火，提高hdp?sio2的致密性，消除hdp?sio2的等離子體損傷；
13、步驟8，hdp?sio2層和ono三層liner化學機械研磨(chemical?mechanicalpolishing，cmp)：用cmp研磨掉si3n4阻擋層之上的hdp?sio2、ono三層liner和部分si3n4阻擋層，cmp最終停止在剩余的si3n4阻擋層上；
14、步驟9，si3n4阻擋層全剝：先漂洗掉si3n4阻擋層表面的sioxny，再進行剩余si3n4阻擋層全剝，形成sti結構。
15、優選的，步驟3中，通過issg工藝生長sio2底層。
16、sio2底層按照反應氣體h2:o2體積比例為1:(3～30)的issg氧化方式生長，反應溫度為1000℃～1200℃、時間為20s～600s，厚度為
17、優選的，步驟4中，通過lpcvd工藝淀積sinx中層。
18、lpcvd工藝淀積sinx中層時反應氣體sih2cl2與nh3的體積比例為1:(0.3～10)，反應溫度為700℃～900℃、壓力為0.1torr～5.0torr、時間為5min～30min，厚度為
19、優選的，步驟5中，通過issg對sinx再氧化實現sio2頂層。
20、sinx再氧化按照反應氣體h2:o2體積比例為1:(3～30)的issg氧化方式進行，反應溫度為900℃～1200℃、時間為20s～400s。issg工藝將的sinx中層再氧化為的sio2頂層，最終形成
21、優選的，步驟6中，采用hdp?sio2層對sti溝槽進行填充。
22、hdp?sio2層淀積時反應氣體sih4與o2的體積比例為1:(1～3)，反應氣體sih4與轟擊氣體ar的體積比例為1:(1～3)，反應溫度為300℃～450℃、腔體壓力為1mtorr～10mtorr。
23、兩次hdp?sio2層淀積之間采用40:1的bhf漂洗進行平坦化。
24、優選的，步驟6中，對于特征尺寸為90nm以下cmos的sti工藝，采用三次hdp淀積。
25、第一hdp?sio2層淀積時間為0.5min～2min，厚度為第一hdp?sio2層淀積后漂洗sio2進行平坦化。
26、第二hdp?si本文檔來自技高網...
【技術保護點】
1.一種基于ONO型三層Liner的STI結構，其特征在于，包括設于底部的硅襯底、設于所述硅襯底內U型的STI溝槽，所述ISSG?SiO2底層、SiNx中層、ISSG?SiO2頂層依次覆設于所述STI溝槽內，并通過所述HDP?SiO2層填充。
2.根據權利要求1所述的基于ONO型三層Liner的STI結構，其特征在于，ISSG?SiO2底層厚度為SiNx中層厚度為ISSG?SiO2頂層厚度為
3.根據權利要求1所述的基于ONO型三層Liner的STI結構，其特征在于，對于特征尺寸為90nm以下CMOS的STI工藝，所述HDP?SiO2層包括依次形成的第一HDP?SiO2層、第二HDPSiO2層及第三HDP?SiO2層；對于特征尺寸為90nm以上CMOS的STI工藝，所述HDP?SiO2層為一層。
4.一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，包括如下步驟：
5.根據權利要求4所述的一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，步驟3中，通過ISSG工藝生長SiO2底層；
6.根
7.根據權利要求4所述的一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，步驟5中，通過ISSG對SiNx再氧化實現SiO2頂層；
8.根據權利要求4所述的一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，步驟6中，采用HDP?SiO2層對STI溝槽進行填充；
9.根據權利要求4所述的一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，步驟6中，對于特征尺寸為90nm以下CMOS的STI工藝，采用三次HDP淀積；
10.根據權利要求4所述的一種基于ONO型三層Liner的STI結構的制造方法，其特征在于，步驟6中，對于特征尺寸為90nm以上CMOS的STI工藝，采用一次HDP淀積，時間為1min～6min，厚度為
...【技術特征摘要】
1.一種基于ono型三層liner的sti結構，其特征在于，包括設于底部的硅襯底、設于所述硅襯底內u型的sti溝槽，所述issg?sio2底層、sinx中層、issg?sio2頂層依次覆設于所述sti溝槽內，并通過所述hdp?sio2層填充。
2.根據權利要求1所述的基于ono型三層liner的sti結構，其特征在于，issg?sio2底層厚度為sinx中層厚度為issg?sio2頂層厚度為
3.根據權利要求1所述的基于ono型三層liner的sti結構，其特征在于，對于特征尺寸為90nm以下cmos的sti工藝，所述hdp?sio2層包括依次形成的第一hdp?sio2層、第二hdpsio2層及第三hdp?sio2層；對于特征尺寸為90nm以上cmos的sti工藝，所述hdp?sio2層為一層。
4.一種基于ono型三層liner的sti結構的制造方法，其特征在于，包括如下步驟：
5.根據權利要求4所述的一種基于ono型三層liner的sti結構的制造方法，其...
【專利技術屬性】
技術研發人員：陳曉宇，張國偉，楊柯，
申請(專利權)人：陜西電子芯業時代科技有限公司，
類型：發明
國別省市：
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