【技術(shù)實現(xiàn)步驟摘要】
本申請的實施例涉及一種集成電路及其操作方法。
技術(shù)介紹
1、半導(dǎo)體集成電路(ic)行業(yè)生產(chǎn)了各種各樣的數(shù)字器件，以解決許多不同領(lǐng)域的問題。這些數(shù)字器件中的一些，例如存儲器宏，被配置用于儲存數(shù)據(jù)。隨著ic變得更小、更復(fù)雜，這些數(shù)字器件內(nèi)的導(dǎo)線電阻也會發(fā)生變化，從而影響這些數(shù)字器件的操作電壓和整體ic性能。
技術(shù)實現(xiàn)思路
1、根據(jù)本申請的實施例的一個方面，提供了一種集成電路，包括：第一組存儲器單元，被配置為儲存第一組數(shù)據(jù)；第二組存儲器單元，被配置為儲存第二組數(shù)據(jù)；第一組輸入輸出(io)電路，耦合到第一組存儲器單元；第二組io電路，耦合到第二組存儲器單元；第一糾錯碼(ecc)電路，被配置為儲存第一數(shù)量的ecc位；第二ecc電路，被配置為儲存第二數(shù)量的ecc位；以及第一ecc編碼器/解碼器電路，被配置為基于第一數(shù)量的ecc位和第二數(shù)量的ecc位來校正第一組數(shù)據(jù)和第二組數(shù)據(jù)中的至少第一數(shù)量的錯誤。
2、根據(jù)本申請的實施例的另一個方面，提供了一種集成電路，包括：第一存儲器單元陣列；第二存儲器單元陣列；控制電路，耦合到第一存儲器單元陣列和第二存儲器單元陣列；第一組感測放大器，耦合到第一存儲器單元陣列；第二組感測放大器，耦合到第二存儲器單元陣列；第一糾錯碼(ecc)電路，被配置為儲存第一組ecc校驗位；第二ecc電路，被配置為儲存第二組ecc校驗位；第一ecc編碼器/解碼器電路，被配置為基于儲存在第一存儲器單元陣列中的第一組數(shù)據(jù)來生成第一組ecc校驗位；以及第二ecc編碼器/解碼器電路
3、根據(jù)本申請的實施例的一個方面，提供了一種操作集成電路的方法，方法包括：執(zhí)行第一組存儲器單元的編程操作。執(zhí)行第一組存儲器單元的編程操作包括：將第一組數(shù)據(jù)儲存在第一存儲器單元陣列中，且將第二組數(shù)據(jù)儲存在第二存儲器單元陣列中；響應(yīng)于第一組數(shù)據(jù)生成第一組校驗位，并且響應(yīng)于第二組數(shù)據(jù)生成第二組校驗位；和將第一組校驗位儲存在第一ecc存儲器單元陣列中，且將第二組校驗位儲存在第二ecc存儲器單元陣列中。該方法還包括：執(zhí)行第一組存儲器單元的讀取操作；以及響應(yīng)于基于第一組校驗位和第二組校驗位確定從第一存儲器單元陣列或第二存儲器單元陣列讀取的數(shù)據(jù)包含錯誤，校正來自第一存儲器單元陣列或第二存儲器單元陣列的讀取數(shù)據(jù)。
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1.一種集成電路，包括：
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一糾錯碼電路包括：
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述第二糾錯碼電路包括：
4.根據(jù)權(quán)利要求3所述的集成電路，其中，所述第一糾錯碼電路還包括：
5.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第二糾錯碼電路還包括：
6.一種集成電路，包括：
7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述第一糾錯碼電路包括：
8.根據(jù)權(quán)利要求7所述的集成電路，其中，所述第二糾錯碼電路包括：
9.根據(jù)權(quán)利要求8所述的集成電路，其中
10.一種操作集成電路的方法，所述方法包括：
【技術(shù)特征摘要】
1.一種集成電路，包括：
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一糾錯碼電路包括：
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述第二糾錯碼電路包括：
4.根據(jù)權(quán)利要求3所述的集成電路，其中，所述第一糾錯碼電路還包括：
5.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第二...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：林育緯，張盟昇，
申請(專利權(quán))人：臺灣積體電路制造股份有限公司，
類型：發(fā)明
國別省市：
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