【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于半導(dǎo)體和cmos混合集成電路，具體涉及一種基于復(fù)合結(jié)構(gòu)的多功能自選擇憶阻器件的制備方法，旨在實(shí)現(xiàn)高效權(quán)值更新和優(yōu)化存儲性能。
技術(shù)介紹
1、隨著大數(shù)據(jù)時代的來臨，信息存儲領(lǐng)域?qū)﹄娮哟鎯ζ鞯男枨笾鸩郊哟蟆Ｅc此同時，隨著特征尺寸的不斷縮小，當(dāng)前主流非易失性存儲器flash的尺寸縮小已經(jīng)接近物理極限，面臨功耗、可靠性以及嵌入式集成等關(guān)鍵挑戰(zhàn)。因此基于新材料、新結(jié)構(gòu)和新機(jī)制的存儲器件成為學(xué)術(shù)和產(chǎn)業(yè)界研究的熱點(diǎn)。其中阻變存儲器因?yàn)槠洳僮麟妷旱图翱梢栽赾mos后端工藝集成的優(yōu)勢，在嵌入式存儲應(yīng)用方面具有廣闊前景。同時，在硬件加速、神經(jīng)形態(tài)計(jì)算等新型智能計(jì)算架構(gòu)應(yīng)用方面也具有巨大的應(yīng)用潛力。
2、在人工神經(jīng)網(wǎng)絡(luò)應(yīng)用方面，對于其中作為權(quán)值矩陣的單元特性的討論受到了廣泛地關(guān)注。從器件的角度，要求有更新的線性度、緩變特性，調(diào)節(jié)范圍等等。而從陣列集成的角度，特別考慮到當(dāng)前神經(jīng)網(wǎng)絡(luò)應(yīng)用所面臨的數(shù)據(jù)規(guī)模日益增大，任務(wù)逐漸復(fù)雜，權(quán)值矩陣單元的非線性是不可或缺的要素。
3、具體而言，對于離線訓(xùn)練情況，在將訓(xùn)練好的權(quán)值映射到物理層面的矩陣時，涉及陣列的寫操作，而如果不能一次寫成功，還需要額外讀取來判斷所寫是否正確以及后續(xù)如何調(diào)整；而對于在線訓(xùn)練情況，則需要不斷的讀取、更改權(quán)值，特別對于更改權(quán)值的時候，還需要知道矩陣當(dāng)前的權(quán)值來計(jì)算更新后的值。由此綜合看來，涉及陣列中權(quán)值矩陣單元的讀取和寫入操作時，不可避免地面臨陣列旁路泄流對讀取以及寫入的限制，那么單元節(jié)點(diǎn)的非線性是必須的。然而傳統(tǒng)的選擇器件，在非線性度和一致性方面存在不足
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)提出了一種基于復(fù)合結(jié)構(gòu)的多功能自選擇憶阻器件的制備方法，制備得到的自選擇憶阻器件兼具易失性和非易失性阻變性能，且可以通過改變電學(xué)操作條件實(shí)現(xiàn)易失性向非易失性的轉(zhuǎn)變。
2、本專利技術(shù)提供的技術(shù)方案如下：
3、一種基于復(fù)合結(jié)構(gòu)的多功能自選擇憶阻器件的制備方法，其特征在于，包括以下步驟：
4、1)采用晶圓sio2/si作為襯底；
5、2)在襯底上制備底電極層；
6、3)在底電極層上依次淀積阻變層薄膜和介質(zhì)層薄膜構(gòu)成功能層，通過調(diào)控薄膜中的氧含量，實(shí)現(xiàn)阻變層薄膜的電子親和勢在3～5ev之間；介質(zhì)層薄膜的電子親和勢在1.2～3ev之間；
7、5)定義底電極引出孔，在功能層刻蝕出底電極引出孔；
8、6)淀積頂電極層，得到自選擇憶阻器件。
9、進(jìn)一步，所述底電極采用ti、al、au、w、cu、ta、pt、ir或tin、tan金屬材料，厚度為50nm-200nm。
10、進(jìn)一步，所述阻變層薄膜選自氧化鈦(tiox)、氧化鈮(nbox)、氧化鉿(hfox)、氧化鉭(taox)和氧化釩(vox)中的一種，厚度為5nm-50nm。
11、進(jìn)一步，所述介質(zhì)層薄膜選自tiox、nbox、氧化釩(vox)中的一種，厚度為5nm-50nm。
12、進(jìn)一步，在所述阻變層薄膜和底電極之間淀積ti。
13、進(jìn)一步，所述頂電極采用ti、al、au、w、cu、ta、pt、ir或tin、tan金屬材料，厚度為50nm-200nm。
14、進(jìn)一步，所述步驟3)所述淀積采用物理氣相淀積pvd工藝或蒸發(fā)淀積工藝。
15、本專利技術(shù)的有益效果如下：
16、采用本專利技術(shù)制備得到的自選擇憶阻器件兼具易失性和非易失性阻變性能，該器件工作在易失性區(qū)域時，保持了高一致性的自選擇特性與短程可塑性能力；而在非易失性工作區(qū)域時，具有低功耗的優(yōu)勢及相對較大的可調(diào)區(qū)間，能夠保持存儲狀態(tài)。本專利技術(shù)為無源陣列構(gòu)建大規(guī)模神經(jīng)形態(tài)計(jì)算應(yīng)用提供器件基礎(chǔ)。此外，本專利技術(shù)制備得到的自選擇器件在易失區(qū)與非易失區(qū)兩種狀態(tài)下具有切換特性，可以用來數(shù)據(jù)存儲功能和在線學(xué)習(xí)功能切換，在數(shù)據(jù)存儲和在線學(xué)習(xí)場景中具有廣闊應(yīng)用潛力，可以實(shí)現(xiàn)權(quán)值高效更新及提升存儲性能。
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1.一種基于復(fù)合結(jié)構(gòu)的多功能自選擇憶阻器件的制備方法，其特征在于，包括以下步驟：
2.如權(quán)利要求1所述的制備方法，其特征在于，所述底電極采用Ti、Al、Au、W、Cu、Ta、Pt、Ir或TiN、TaN金屬材料，厚度為50nm-200nm。
3.如權(quán)利要求1所述的制備方法，其特征在于，所述阻變層薄膜選自氧化鈦(TiOx)、氧化鈮(NbOx)、氧化鉿(HfOx)、氧化鉭(TaOx)和氧化釩(VOx)中的一種，厚度為5nm-50nm。
4.如權(quán)利要求1所述的制備方法，其特征在于，所述介質(zhì)層薄膜選自TiOx、NbOx、氧化釩(VOx)中的一種，厚度為5nm-50nm。
5.如權(quán)利要求1所述的制備方法，其特征在于，在所述阻變層薄膜和底電極之間淀積Ti。
6.如權(quán)利要求1所述的制備方法，其特征在于，所述頂電極采用Ti、Al、Au、W、Cu、Ta、Pt、Ir或TiN、TaN金屬材料，厚度為50nm-200nm。
7.如權(quán)利要求1所述的制備方法，其特征在于，所述步驟3)所述淀積采用物理氣相淀積PVD工藝或蒸發(fā)淀積工藝。>...
【技術(shù)特征摘要】
1.一種基于復(fù)合結(jié)構(gòu)的多功能自選擇憶阻器件的制備方法，其特征在于，包括以下步驟：
2.如權(quán)利要求1所述的制備方法，其特征在于，所述底電極采用ti、al、au、w、cu、ta、pt、ir或tin、tan金屬材料，厚度為50nm-200nm。
3.如權(quán)利要求1所述的制備方法，其特征在于，所述阻變層薄膜選自氧化鈦(tiox)、氧化鈮(nbox)、氧化鉿(hfox)、氧化鉭(taox)和氧化釩(vox)中的一種，厚度為5nm-50nm。
4.如權(quán)利要求1所述的制...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：蔡一茂，郭子涵，王宗巍，楊高琦，張興，黃如，
申請(專利權(quán))人：北方集成電路技術(shù)創(chuàng)新中心北京有限公司，
類型：發(fā)明
國別省市：
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