【技術實現步驟摘要】
本專利技術涉及微電子，特別是涉及一種功率mosfet及其制備方法。
技術介紹
1、ga2o3作為新型超寬禁帶半導體材料，具有物理性能優異、成本低、質量高等優勢，在半導體領域獲得了廣泛關注。相比于目前常見的寬禁帶半導體sic和gan，β-ga2o3的baliga品質因數更大、預期生長成本更低，在高壓、大功率、高效率、小體積電子器件方面更具潛力。但由于其導熱率過低，從而使制備出的β-ga2o3器件會由于自熱效應導致器件性能退化嚴重，關于β-ga2o3導熱性差這一問題，一般會通過采用襯底減薄、外接散熱系統以及異質集成等方法來提高器件的導熱性能。
2、襯底減薄方案由于在減薄過程中極易導致β-ga2o3碎裂而未能得到廣泛的使用；美國弗吉尼亞理工學院wang等采用具有良好導熱性的銀板封裝器件后，提升了β-ga2o3的熱擴散性，但由于β-ga2o3極低的熱導率，導熱性能提升有限，無法從根本上解決這一問題。而解決β-ga2o3導熱系數低的最佳解決方案是在高導熱系數襯底材料上采用異質集成技術實現異質β-ga2o3器件的制備，要實現這一異質集成，高導熱率的4h-sic是首選，但4h-sic與β-ga2o3之間存在晶格失配、晶型失配、互擴散與反向疇等多種物理失配問題。
3、目前為止，由于現存的β-ga2o3功率mosfet都存在柵極拐角處下方的外延層電場分布密集，極易被擊穿且電極漏電嚴重，導致高擊穿電壓和低導通電阻這一對相互矛盾的器件性能參數問題。并且由于ga2o3材料的價帶過于平緩和受主電離能過大的影響，實現p型摻雜變得困難
技術實現思路
1、本專利技術的目的是提供一種功率mosfet及其制備方法，以解決上述現有技術存在的問題。
2、為實現上述目的，本專利技術提供了如下方案：
3、本專利技術的技術方案之一：一種功率mosfet，包括自下而上設置的襯底層、aln緩沖層、ga2o3緩沖層和ga2o3外延層；
4、其中，所述ga2o3外延層的頂面設置有溝槽，所述溝槽中設置有氧化隔離層；
5、漏電極設置在所述ga2o3外延層的一側與所述氧化隔離層相鄰；
6、源電極設置在所述ga2o3外延層的另一側中間區域；
7、所述源電極兩側設置有對稱的第二溝槽；所述第二溝槽包括斜面節段；
8、所述第二溝槽上自下而上設置有nio層和絕緣柵介質層；
9、所述絕緣柵介質層上設置有非平面柵結構的柵電極；
10、所述第二溝槽和所述柵電極周圍的間隙部分填充有第一氧化隔離層。
11、進一步地，所述襯底層的材料包括4h-sic；
12、4h-sic可以改善ga2o3材料散熱性差的問題，與基于同質襯底的mosfet器件相比，其熱穩定性顯著提升。
13、sic襯底與ga2o3之間存在晶格失配、晶型失配、互擴散與反向疇等多種物理失配問題，不利于ga2o3晶體的生長，同為寬帶隙的aln與ga2o3晶格失配以及熱失配低，因此可作為sic與ga2o3之間的緩沖層，極大地降低器件中的缺陷問題，提高器件的各項性能。
14、功率mosfet中設置的ga2o3緩沖層可以減小晶格不匹配引起的缺陷密度，提高器件性能。
15、nio層上設置的絕緣柵介質層可以增大柵電極拐角處耗盡區的寬度，使器件拐角處的電場分布更加平緩。
16、和/或，所述氧化隔離層和第一氧化隔離層的材料均為al2o3、sio2或hfo2等絕緣材料；
17、絕緣材料可以隔離源漏電極，防止源漏擊穿。
18、和/或，所述柵電極的底部拐角處的角度大于90°(增大了柵極拐角處的角度和柵下耗盡區的寬度)，進一步平緩了器件拐角處的電場分布，更不易被擊穿，提升器件的性能。
19、本專利技術在柵電極的上方注入第一氧化隔離層，可以有效阻隔源、漏電極，以防止源、漏擊穿。
20、進一步地，所述襯底層、aln緩沖層、ga2o3緩沖層和ga2o3外延層的厚度(指ga2o3外延層的最大厚度)比為5～10μm：50～200nm：3～5μm：7～10μm；
21、和/或，所述襯底層為摻雜濃度為1×1018～5×1018cm-3的n型高摻4h-sic材料；
22、和/或，所述ga2o3緩沖層為摻雜濃度為1.5×1016～4×1016cm-3的β-ga2o3材料；
23、和/或，所述ga2o3外延層為摻雜濃度為1×1016～2×1016cm-3的n型高摻β-ga2o3材料。
24、進一步地，所述ga2o3外延層、nio層和絕緣柵介質層的厚度比為7～10μm：100～300nm：20～50nm；
25、和/或，所述第二溝槽的厚度(指nio層、絕緣柵介質層和柵電極下部的總厚度)和所述溝槽的深度比為(0.6～1)：(0.675～8)，且所述第二溝槽的厚度小于所述溝槽的深度；
26、和/或，所述nio層為摻雜濃度為1×1017～2×1017cm-3的p型重摻雜氧化鎳材料(p-nio材料)。
27、本專利技術采用的p-nio材料與n型高摻β-ga2o3材料可以構成p-n異質結，使得柵下拐角處的電場分布更加平緩，進一步提升了器件的耐壓性能，p型摻雜可以有效阻隔柵極漏電，降低器件正向導通電阻，提高了器件的正向電流，進而獲得更優的功率品質因子。
28、進一步地，所述溝槽的深度至少為所述ga2o3外延層的厚度的10％，且所述溝槽的深度不大于所述ga2o3外延層的厚度。
29、本專利技術的技術方案之二：一種上述功率mosfet的制備方法，包括以下步驟：
30、將襯底層清洗后生長aln緩沖層，然后生長ga2o3緩沖層，接著生長ga2o3外延層；
31、對所述ga2o3外延層進行刻蝕形成溝槽；
32、在所述溝槽內沉積氧化隔離層；
33、在所述溝槽的一側進行刻蝕形成對稱的階梯狀結構，然后繼續刻蝕形成梯形結構，接著進行自對準f等離子體處理，形成第二溝槽；
34、在所述ga2o3外延層上沉積nio層的材料形成nio層，然后進行刻蝕形成源電極和漏電極的區域開孔，接著沉積絕緣柵介質層的材料形成絕緣柵介質層，沉積后進行刻蝕形成源電極和漏電極的區域開孔；
35、在每個第二溝槽的絕緣柵介質層上沉積金屬電極材料形成柵極區域；
36、在具有柵極區域的器件上沉積氧化隔離的材料形成平面，然后進行刻蝕形成源電極和漏電極的區域開孔并打通柵極區域；
37、在所述柵極區域注入金屬電極材料，然后在器件表面沉積一層金屬電極材料，通過剝離形成合金層；
38、刻蝕所述合金層形成源電極、漏電極和柵電極，得到所述功率mosfet。
39、進一步地，所述生長aln緩沖層采用的方法包括分子束外延pa-mbe法；所述分子束外本文檔來自技高網...
【技術保護點】
1.一種功率MOSFET，其特征在于，包括自下而上設置的襯底層、AlN緩沖層、Ga2O3緩沖層和Ga2O3外延層；
2.根據權利要求1所述的功率MOSFET，其特征在于，所述襯底層的材料包括4H-SiC；
3.根據權利要求1所述的功率MOSFET，其特征在于，所述襯底層、AlN緩沖層、Ga2O3緩沖層和Ga2O3外延層的厚度比為5～10μm：50～200nm：3～5μm：7～10μm；
4.根據權利要求1所述的功率MOSFET，其特征在于，所述Ga2O3外延層、NiO層和絕緣柵介質層的厚度比為7～10μm：100～300nm：20～50nm；
5.根據權利要求1所述的功率MOSFET，其特征在于，所述溝槽的深度至少為所述Ga2O3外延層的厚度的10％，且所述溝槽的深度不大于所述Ga2O3外延層的厚度。
6.一種權利要求1～5任一項所述的功率MOSFET的制備方法，其特征在于，包括以下步驟：
7.根據權利要求6所述的制備方法，其特征在于，所述生長Ga2O3緩沖層采用的方法包括LPCVD法；所述LPCVD法的工藝
8.根據權利要求6所述的制備方法，其特征在于，所述刻蝕的方法包括ICP刻蝕法或RIE刻蝕法；
9.根據權利要求6所述的制備方法，其特征在于，所述沉積NiO層的材料的方法為磁控濺射法；所述磁控濺射法的工藝條件如下：
10.一種權利要求1～5任一項所述的功率MOSFET在高壓電路或變壓器電路芯片中的應用。
...【技術特征摘要】
1.一種功率mosfet，其特征在于，包括自下而上設置的襯底層、aln緩沖層、ga2o3緩沖層和ga2o3外延層；
2.根據權利要求1所述的功率mosfet，其特征在于，所述襯底層的材料包括4h-sic；
3.根據權利要求1所述的功率mosfet，其特征在于，所述襯底層、aln緩沖層、ga2o3緩沖層和ga2o3外延層的厚度比為5～10μm：50～200nm：3～5μm：7～10μm；
4.根據權利要求1所述的功率mosfet，其特征在于，所述ga2o3外延層、nio層和絕緣柵介質層的厚度比為7～10μm：100～300nm：20～50nm；
5.根據權利要求1所述的功率mosfet，其特征在于，所述溝槽的深度至少為...
【專利技術屬性】
技術研發人員：周春宇，王丹英，賈仁需，劉永，梁昊春，王冠宇，徐超，孫繼浩，
申請(專利權)人：燕山大學，
類型：發明
國別省市：
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