【技術實現步驟摘要】
本公開涉及計算機，具體涉及基礎硬件的研發、以及芯片的設計與研發等，尤其涉及一種計算快速互聯轉換器芯片、訪存處理方法及電子設備。
技術介紹
1、計算快速互聯(compute?express?link；cxl)是實現存算分離的核心技術。
2、隨著cxl技術的演進，出現了cxl的擴展功能，能夠實現單機的內存擴展，具體實現時，可以設置cxl內存擴展卡，實現內存擴展。進一步地，隨著cxl技術的演進，出現了cxl的池化功能，能夠實現內存在多個中央處理器(central?processing?unit；cpu)芯片之間共享。
技術實現思路
1、本公開提供了一種計算快速互聯轉換器芯片、訪存處理方法及電子設備。
2、根據本公開的一方面，提供了一種計算快速互聯轉換器芯片，包括：至少兩個計算快速互聯上行端口控制邏輯單元、至少兩個計算快速互聯下行端口控制邏輯單元、互聯總線、以及一致性緩存控制邏輯單元和緩存；所述至少兩個計算快速互聯上行端口控制邏輯單元、所述至少兩個計算快速互聯下行端口控制邏輯單元、所述一致性緩存控制邏輯單元和所述緩存，分別與所述互聯總線連接；
3、其中，所述至少兩個計算快速互聯上行端口控制邏輯單元，還與至少兩個中央處理器芯片連接；所述至少兩個計算快速互聯下行端口控制邏輯單元，還與至少兩個計算快速互聯內存擴展卡連接；
4、所述一致性緩存控制邏輯單元和所述緩存，用于實現所述至少兩個中央處理器芯片能夠共享所述至少兩個計算快速互聯內存擴展卡。
...【技術保護點】
1.一種計算快速互聯轉換器芯片，包括：至少兩個計算快速互聯上行端口控制邏輯單元、至少兩個計算快速互聯下行端口控制邏輯單元、互聯總線、以及一致性緩存控制邏輯單元和緩存；所述至少兩個計算快速互聯上行端口控制邏輯單元、所述至少兩個計算快速互聯下行端口控制邏輯單元、所述一致性緩存控制邏輯單元和所述緩存，分別與所述互聯總線連接；
2.根據權利要求1所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，用于接收連接的中央處理器芯片發送的訪存請求，所述訪存請求中攜帶訪存地址；所述訪存地址為所述至少兩個計算快速互聯內存擴展卡中任一計算快速互聯內存擴展卡中的地址；所述訪存請求為所述中央處理器芯片對所述至少兩個計算快速互聯內存擴展卡中任一計算快速互聯內存擴展卡的訪問請求或者存儲請求；所述訪存地址包括訪問地址或者存儲地址；
3.根據權利要求1所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，用于接收連接的中央處理器芯片發送的訪問請求，所述訪問請求中攜帶訪問地址；
4.根據
5.根據權利要求3所述的芯片，其中，所述一致性緩存控制邏輯單元，還用于基于記錄的內存數據狀態信息表、以及所述緩存中存儲的數據，確定所述訪問地址的數據存儲在其他中央處理器的內存中時，通過所述互聯總線、其他計算快速互聯上行端口控制邏輯單元向其他中央處理器芯片發送偵聽命令，所述偵聽命令中攜帶所述訪問地址，以供所述其他中央處理器芯片獲取所述訪問地址的數據，并返回數據。
6.根據權利要求3所述的芯片，其中，所述一致性緩存控制邏輯單元，用于基于記錄的內存數據狀態信息表以及所述緩存中存儲的數據，確定需要從所述緩存中獲取所述訪問地址的數據時，從所述緩存中獲取所述訪問地址的數據。
7.根據權利要求2所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，還用于接收連接的中央處理器芯片發送的第一存儲請求，所述第一存儲請求中攜帶第一存儲地址和第一數據；
8.根據權利要求7所述的芯片，其中，所述緩存，還用于在數據寫滿時，確定失效的數據，并將失效的數據、對應的第二存儲地址和對應的第三目標計算快速互聯下行端口控制邏輯單元的標識發送給所述互聯總線，由所述互聯總線基于所述第三目標計算快速互聯下行端口控制邏輯單元的標識，通過對應的所述第三目標計算快速互聯下行端口控制邏輯單元，向連接的第三目標計算快速互聯內存擴展卡，發送失效的數據和對應的第二存儲地址，以供所述第三目標計算快速互聯內存擴展卡在對應的第二存儲地址上寫入所述緩存中失效的數據；
9.根據權利要求2所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，還用于接收連接的中央處理器芯片發送的第二存儲請求，所述第二存儲請求中攜帶第三存儲地址和第二數據；
10.根據權利要求5-9任一所述的芯片，其中，所述芯片還包括結構管理器管理邏輯單元，用于配置各所述計算快速互聯內存擴展卡的地址片段與對應連接的所述計算快速互聯下行端口控制邏輯單元的標識之間的對應關系；并將所述對應關系通過所述互聯總線傳輸至各所述計算快速互聯上行端口控制邏輯單元中。
11.一種基于權利要求1-10任一所述的芯片的數據訪存處理方法，其中，所述方法包括：
12.根據權利要求11所述的方法，其中，所述計算快速互聯上行端口控制邏輯單元接收連接的中央處理器芯片發送的訪存請求，包括：
13.根據權利要求12所述的方法，其中，所述一致性緩存控制邏輯單元基于記錄的內存數據狀態信息表，獲取所述訪問地址的數據，包括：
14.根據權利要求12所述的方法，其中，所述一致性緩存控制邏輯單元基于記錄的內存數據狀態信息表，獲取所述訪問地址的數據，包括：
15.根據權利要求12所述的方法，其中，所述一致性緩存控制邏輯單元基于記錄的內存數據狀態信息表，獲取所述訪問地址的數據，包括：
16.根據權利要求11所述的方法，其中，所述計算快速互聯上行端口控制邏輯單元接收連接的中央處理器芯片發送的訪存請求，包括：
<...【技術特征摘要】
1.一種計算快速互聯轉換器芯片，包括：至少兩個計算快速互聯上行端口控制邏輯單元、至少兩個計算快速互聯下行端口控制邏輯單元、互聯總線、以及一致性緩存控制邏輯單元和緩存；所述至少兩個計算快速互聯上行端口控制邏輯單元、所述至少兩個計算快速互聯下行端口控制邏輯單元、所述一致性緩存控制邏輯單元和所述緩存，分別與所述互聯總線連接；
2.根據權利要求1所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，用于接收連接的中央處理器芯片發送的訪存請求，所述訪存請求中攜帶訪存地址；所述訪存地址為所述至少兩個計算快速互聯內存擴展卡中任一計算快速互聯內存擴展卡中的地址；所述訪存請求為所述中央處理器芯片對所述至少兩個計算快速互聯內存擴展卡中任一計算快速互聯內存擴展卡的訪問請求或者存儲請求；所述訪存地址包括訪問地址或者存儲地址；
3.根據權利要求1所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，用于接收連接的中央處理器芯片發送的訪問請求，所述訪問請求中攜帶訪問地址；
4.根據權利要求3所述的芯片，其中，所述計算快速互聯上行端口控制邏輯單元，用于根據預設的配置信息和所述訪問地址，獲取所述訪問地址對應的第一目標計算快速互聯內存擴展卡連接的第一目標計算快速互聯下行端口控制邏輯單元的標識；并與所述訪問請求一起向所述互聯總線轉發；所述第一目標計算快速互聯內存擴展卡為所述至少兩個計算快速互聯內存擴展卡中所述訪問地址對應的計算快速互聯內存擴展卡；
5.根據權利要求3所述的芯片，其中，所述一致性緩存控制邏輯單元，還用于基于記錄的內存數據狀態信息表、以及所述緩存中存儲的數據，確定所述訪問地址的數據存儲在其他中央處理器的內存中時，通過所述互聯總線、其他計算快速互聯上行端口控制邏輯單元向其他中央處理器芯片發送偵聽命令，所述偵聽命令中攜帶所述訪問地址，以供所述其他中央處理器芯片獲取所述訪問地址的數據，并返回數據。
6.根據權利要求3所述的芯片，其中，所述一致性緩存控制邏輯單元，用于基于記錄的內存數據狀態信息表以及所述緩存中存儲的數據，確定需要從所述緩存中獲取所述訪問地址的數據時，從所述緩存中獲取所述訪問地址的數據。
7.根據權利要求2所述的芯片，其中，對于各所述計算快速互聯上行端口控制邏輯單元，所述計算快速互聯上行端口控制邏輯單元，還用于接收連接的中央處理器芯片發送的第一存儲請求，所述第一存儲請求中攜帶第一存儲地址和第一數據；
【專利技術屬性】
技術研發人員：遲志剛，
申請(專利權)人：北京百度網訊科技有限公司，
類型：發明
國別省市：
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