【技術實現步驟摘要】
本專利技術涉及集成電路領域，具體涉及一種相位插值器。
技術介紹
1、寄存時鐘驅動器（register?clock?driver，簡稱rcd）芯片，作為一種關鍵的集成電路組件，其核心功能在于為源自內存控制器的地址信號、指令信號及控制信號提供必要的緩沖與增強。這一過程確保了信號在傳輸至動態隨機存取存儲器（dynamic?randomaccess?memory，dram）顆粒過程中保持高度的完整性和時效性，有效避免了信號衰減和失真現象，特別是在高密度內存配置中。與之相輔相成的是數據緩沖器（data?buffer，簡稱為db）芯片，其主要職責是中繼并緩沖從內存控制器到dram或反之的數據信號流，進一步增強了數據傳輸的可靠性和效率。
2、rcd與db芯片的組合使用，構成了一個協同工作的套片系統，這一系統全面實現了對內存操作中的所有關鍵信號——包括地址、命令、控制信號及數據信號的全緩沖處理。這種設計不僅優化了信號完整性，還顯著提升了內存系統的整體性能和穩定性。
3、在實際應用中，若內存模塊僅集成了rcd芯片，該模塊則被特稱為寄存式雙列直插內存模組（registered?dual?in-line?memory?module，rdimm）。rdimm通過增加信號強度，特別適用于需要高容量內存配置的服務器和工作站環境，以減少信號沖突和提高系統兼容性。
4、而當內存模組同時整合了rcd與db套片，此類模塊則被稱為減載雙列直插內存模組（load?reduced?dual?in-line?memory?module，
5、圖1是傳統的相位插值器（phase?interpolator，pi）中的核心電路圖。包括p溝道金屬氧化物半導體（p-channel?metal?oxide?semiconductor，pmos）管p1、pmos管p2、pmos管p3和pmos管p4，以及n溝道金屬氧化物半導體（n-channel?metal?oxide?semiconductor，nmos）管n1、nmos管n2、nmos管n3和nmos管n4。輸入為第一輸入時鐘clk_in1和第二輸入時鐘clk_in2，并在選擇信號 sel和反相選擇信號的控制下，輸出時鐘信號clk_out。
6、傳統的核心電路的缺點是功耗偏大、覆蓋范圍窄，導致線性度較差。此外，核心電路后的緩沖器采用的是直流緩沖器，最終輸出時鐘的占空比失真。
技術實現思路
1、為了緩解或部分緩解上述技術問題，本專利技術的解決方案如下所述：
2、一種相位插值器，包括核心電路和緩沖器，所述核心電路接收第一輸入時鐘和第二輸入時鐘，并輸出核心時鐘至所述緩沖器；所述緩沖器的輸出端引出輸出時鐘；并且，所述核心電路具有如下電路連接關系：器件工作電壓接入第五pmos管的第一端，第五pmos管的第二端連接第一電阻的第一端，第一電阻的第二端連接第一節點，第二電阻的第一端接入器件工作電壓，第二電阻的第二端連接第一節點，第五pmos管的柵極接入反相啟用信號；第二節點接入第三電阻的第一端，第三電阻的第二端接地，第二節點還接入第四電阻的第一端，第四電阻的第二端連接第五nmos管的第一端，第五nmos管的第二端接地，第五nmos管的柵極接入啟用信號；以及，在第一節點和第二節點之間接入第一電路，所述第一電路接收第一輸入時鐘和第二輸入時鐘，并輸出核心時鐘。
3、進一步地，所述緩沖器是交流型緩沖器。
4、進一步地，所述緩沖器的輸入為核心時鐘；核心時鐘接入第一電容的第一端，第一電容的第二端連接反相器的第一端以及緩沖電阻的第一端，緩沖電阻的第二端接入傳輸門的第一端，傳輸門的第二端接入反相器的輸出端，反相器的輸出端引出輸出時鐘。
5、進一步地，所述第一電路具有如下電路連接關系：第一pmos管的第一端連接第一節點，第一pmos管的第二端連接第三pmos管的第一端，第三pmos管的第二端連接輸出節點，輸出節點連接第一nmos管的第一端，第一nmos管的第二端連接第三nmos管的第一端，第三nmos管的第二端連接第二節點。
6、進一步地，所述第一電路具有如下電路連接關系：第三nmos管的柵極和第一pmos管的柵極共同連接至第二輸入時鐘；選擇信號接入第一nmos管的柵極，反相選擇信號接入第三pmos管的柵極。
7、進一步地，所述第一電路具有如下電路連接關系：第二pmos管的第一端連接第一節點，第二pmos管的第二端連接第四pmos管的第一端，第四pmos管的第二端連接輸出節點，輸出節點連接第二nmos管的第一端，第二nmos管的第二端連接第四nmos管的第一端，第四nmos管的第二端連接第二節點。
8、進一步地，第四nmos管的柵極和第二pmos管的柵極共同連接至第一輸入時鐘；選擇信號接入第四pmos管的柵極，反相選擇信號接入第二nmos管的柵極。
9、進一步地，所述輸出節點輸出核心時鐘。
10、進一步地，所述相位插值器包括多個核心電路，且每個核心電路均由單獨的ldo功率管供電。
11、本專利技術技術方案，具有如下有益的技術效果：
12、本專利技術可以應用于第五代雙倍數據率同步動態隨機存取存儲器（double?datarate?5th-generation?synchronous?dynamic?random?access?memory，ddr5?sdram）協議的時鐘信號傳輸路徑。通過實現高線性度與低能耗的結合，顯著減少芯片內部的時鐘抖動現象，以及降低占空比失真，確保輸出數據流的持續穩定與高度可靠性。
13、此外，本專利技術還具有的其它有益效果將在具體實施例中提及。
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1.一種相位插值器，包括核心電路和緩沖器，其特征在于：
2.根據權利要求1所述的相位插值器，其特征在于：
3.根據權利要求2所述的相位插值器，其特征在于：
4.根據權利要求3所述的相位插值器，其特征在于：
5.根據權利要求4所述的相位插值器，其特征在于：
6.根據權利要求5所述的相位插值器，其特征在于：
7.根據權利要求6所述的相位插值器，其特征在于：
8.根據權利要求7所述的相位插值器，其特征在于：
9.根據權利要求8所述的相位插值器，其特征在于：
【技術特征摘要】
1.一種相位插值器，包括核心電路和緩沖器，其特征在于：
2.根據權利要求1所述的相位插值器，其特征在于：
3.根據權利要求2所述的相位插值器，其特征在于：
4.根據權利要求3所述的相位插值器，其特征在于：
5.根據權利要求4所述...
【專利技術屬性】
技術研發人員：請求不公布姓名，請求不公布姓名，請求不公布姓名，請求不公布姓名，請求不公布姓名，
申請(專利權)人：成都電科星拓科技有限公司，
類型：發明
國別省市：
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