【技術(shù)實現(xiàn)步驟摘要】
本專利技術(shù)涉及晶圓測試領(lǐng)域，更具體地說，涉及一種快速排查晶圓測試探針卡site間干擾pin及晶圓測試的方法。
技術(shù)介紹
1、晶圓測試(chipprobing簡稱cp)是半導(dǎo)體芯片制造過程中一個非常關(guān)鍵的環(huán)節(jié)，主要涉及對剛剛制造完成的晶圓上的每顆芯片(die)使用探針(probes)對晶圓上的芯片進行一系列電性測試，以確保它們在功能和性能上都符合設(shè)計規(guī)范，這一測試過程對整個芯片生產(chǎn)的良率(yield)和最終產(chǎn)品的可靠性起著至關(guān)重要的作用。
2、對于大規(guī)模生產(chǎn)的晶圓，為了提高cp測試的效率、減少測試時間從而降低成本，通常設(shè)計并使用具有更多site(測試點)的探針卡以同時并行測試更多的芯片，從而提高產(chǎn)能。進行多site并測時，常常出現(xiàn)電氣干擾的問題，即：為設(shè)計使用更多site的探針卡(probercard簡稱pc)，探針卡pcb布線時多信號線密集排布，信號之間可能會發(fā)生電磁耦合，導(dǎo)致一種信號干擾另一種信號，這種干擾在高頻信號環(huán)境中愈加明顯，即便在探針尾部套上金屬同軸屏蔽線也無法徹底解決cp測試時候多site并測干擾問題，這也是cp測試的低良率的原因之一。
3、當(dāng)遇到某個或某幾個site測試不穩(wěn)定造成低良率時，當(dāng)前的做法有：一是重新優(yōu)化設(shè)計制作探針卡，這樣會大幅增加硬件設(shè)計制作的成本；二則通過增加探針臺(prober)的清針頻率、調(diào)整探針臺接觸高度(od)大小以及物理方法清潔或調(diào)整探針等方法來嘗試改善，但是效果不大；還可以增加晶圓晶粒(die)復(fù)測(re-probe)次數(shù)的方法來改善，在有限提高良率的同時也會大大
4、中國專利申請，公開號cn104614658a，公開日2017年4月26日，記載了一種利用多通道探針卡對高頻芯片晶圓測試的方法，對探針卡通道進行合理分組、分配工作通道，然后分時發(fā)送指令。相對于所有通道并行傳輸，該專利技術(shù)在不調(diào)整探針卡通道間隔的情況下對通道合理分組，實現(xiàn)了通道間隔增大，減少串?dāng)_的發(fā)生，不需要重新設(shè)計探針卡。中國專利申請，公開號cn110021334a，公開日為2019年7月15日，記載了一種晶圓測試方法，在被測晶圓上的芯片并行測試時，當(dāng)芯片有異常時，將異常芯片的電源管腳電壓設(shè)定為0v，用以降低異常被測芯片對正常被測芯片測試干擾。中國專利申請，公開號cn114152864a，公開日為2022年3月8日，記載了一種多芯片并行測試的方法及裝置，根據(jù)晶圓圖中多個待測芯片的位置確定至少一個所述待測芯片的測試組；根據(jù)測試信號對所述測試組中的待測芯片進行測試；其中，不同的所述待測芯片對應(yīng)的所述測試信號的相位差大于零，以降低相鄰待測芯片測試信號之間產(chǎn)生的干擾。
5、以上幾篇專利對可能相互干擾的相鄰site進行分組、分時測試，或者直接隔離被干擾的site對應(yīng)的芯片，試圖降低相鄰待測芯片測試信號的干擾，改善測試的穩(wěn)定性。以上方法的局限在于，不能解決以下問題：1)當(dāng)干擾并不來源于相鄰site的時候，僅按照物理位置進行分組、分時測試不能解決干擾問題；2)一個site的某個pin作為干擾源可能導(dǎo)致多個site測試失敗，不能從源頭上解決干擾源，而直接對所有相鄰site均進行分組、延時測試，對測試的軟件硬件要求全面提高，帶來測試工作復(fù)雜度上升和成本增加。且這幾篇專利都沒有提出：當(dāng)site間干擾出現(xiàn)時如何查找定位出干擾pin的方案。
技術(shù)實現(xiàn)思路
1、1.要解決的技術(shù)問題
2、針對
技術(shù)介紹
的不足，本專利技術(shù)公開了一種快速排查晶圓測試探針卡site間干擾pin的方法，可以精準(zhǔn)定位探針卡上具體干擾源為某個干擾pin腳，使得后續(xù)測試中可以隔離干擾源后進行常規(guī)操作，提升良率的同時，大大降低了測試方法的復(fù)雜度，減少了不必要的延時開銷。
3、2.技術(shù)方案
4、本專利技術(shù)的目的通過以下技術(shù)方案實現(xiàn)。
5、本專利技術(shù)提供了一種快速排查晶圓測試探針卡site間干擾pin的方法，步驟為：
6、s1：獲取晶圓多site并測時不穩(wěn)定的site號。具體方法為：在一片晶圓進行全site并測過程中，在測試完成度達(dá)到30％-50％之間時，根據(jù)良率分布數(shù)據(jù)，篩選出經(jīng)過探針臺自動清針或加大od仍然沒有提升良率的真正的低良率site，這些site為并測時不穩(wěn)定的site。
7、優(yōu)選的，在全site并測到50％時，篩選并測時不穩(wěn)定的site。
8、s2：確認(rèn)被干擾site。具體方法為：逐個單獨測試并測時不穩(wěn)定的site，其中單獨測試時穩(wěn)定通過site為被干擾site。
9、進一步的，單獨測試也不通過的site，不做處理。
10、s3：確認(rèn)干擾源site。確認(rèn)干擾源site的步驟為：按照距離被干擾site由近到遠(yuǎn)的順序，每次選擇一個待排查site與被干擾site組合并測，運行測試程序，記錄測試是否穩(wěn)定通過；若并測時待排查site和被干擾site都穩(wěn)定通過，則跳過該待排查site，繼續(xù)選擇新的待排查site進行組合并測；若并測時被干擾site不穩(wěn)定，而待排查site通過，則確認(rèn)正在測試的待排查site為干擾源site。
11、s4：在ate測試機資源管腳列表中選擇一個空閑的數(shù)字通道，得到通道編號。
12、s5：將s3中得到的干擾源site的芯片管腳pin，依次獨立接到空閑的數(shù)字通道上，運行測試程序，并測被干擾site和干擾源site，根據(jù)測試結(jié)果確認(rèn)干擾源site的干擾pin。
13、具體步驟如下：
14、子步驟s51：對照測試程序socket?file的各site芯片管腳pin定義，通過編輯socket?file文件的方法，將干擾源site的其中一個待排查的芯片管腳pin獨立接到上述空閑的數(shù)字通道上；
15、子步驟s52：運行測試程序，根據(jù)多site并測結(jié)果來判斷當(dāng)前被接到空閑的數(shù)字通道的芯片管腳是否為干擾源。
16、判斷方法為：若某個io?pin接到空閑的數(shù)字通道后，被干擾的site測試良率恢復(fù)到常規(guī)水平，則可以確認(rèn)cp多site并測試干擾pin就是該pin，測試驗證程序結(jié)束。若某個iopin接到空閑的數(shù)字通道后，被干擾的site測試仍不穩(wěn)定，就說明該pin不是干擾pin。
17、重復(fù)子步驟s51和s52，繼續(xù)將芯片管腳pin依次接到空閑的數(shù)字通道，再次并測驗證，直至找出干擾pin。
18、針對干擾pin，我們可以采用site分組測試方法，即將含有干擾源的site與被干擾的site分開來分組來進行測試，可成功解決cp并測site之間干擾的問題，有效提升了測試良率。由于同一類電源各個管腳在芯片內(nèi)部都是短接在一起的，通常不存在電源之間的干擾。若具體測試中，存在三類電源：vdd、vddq和vbat，則可能存在不同種類電源之間的干擾。此時，可以采用本專利技術(shù)提出的方法，將干擾源電源管腳pin輪流接到空閑dps通道上，繼續(xù)進行被本文檔來自技高網(wǎng)...
【技術(shù)保護點】
1.一種快速排查晶圓測試探針卡Site間干擾Pin的方法，包括如下步驟：
2.根據(jù)權(quán)利要求1所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，在一片晶圓進行全Site并測過程中，在測試完成度達(dá)到30％-50％之間時，根據(jù)良率分布數(shù)據(jù)，篩選出經(jīng)過探針臺自動清針或加大OD仍然沒有提升良率的真正的低良率Site，這些Site為并測時不穩(wěn)定的Site。
3.根據(jù)權(quán)利要求1所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，在全Site并測到50％時，篩選并測時不穩(wěn)定的Site。
4.根據(jù)權(quán)利要求2所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，步驟S2確認(rèn)被干擾Site的方法為：逐個單獨測試并測時不穩(wěn)定的Site，其中單獨測試時穩(wěn)定通過Site為被干擾Site。
5.根據(jù)權(quán)利要求4所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，步驟S3確認(rèn)干擾源Site的方法為：按照距離被干擾Site由近到遠(yuǎn)的順序，每次選擇一個待排查Site與被干擾Site組合并測，
6.根據(jù)權(quán)利要求5所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，步驟S5還包括子步驟：
7.根據(jù)權(quán)利要求6所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，判斷方法為：若某個芯片管腳Pin接到空閑的數(shù)字通道后，被干擾的Site測試良率恢復(fù)到常規(guī)水平，則可以確認(rèn)晶圓多Site并測時的干擾Pin就是所述芯片管腳Pin，測試驗證程序結(jié)束；若某個芯片管腳Pin接到空閑的數(shù)字通道后，被干擾的Site測試仍不穩(wěn)定，就說明所述Pin不是干擾Pin；
8.根據(jù)根據(jù)權(quán)利要求7所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，還包括如下步驟：若具體測試中，存在三類電源：VDD、VDDQ和VBAT，則將干擾源電源管腳Pin輪流接到空閑的DPS通道上，進行組合測試排查。
9.根據(jù)權(quán)利要求8所述的一種快速排查晶圓測試探針卡Site間干擾Pin的方法，其特征在于，通過編輯Socket?file的方式將干擾源電源管腳Pin輪流接到空閑的DPS通道上。
10.一種晶圓測試方法，通過權(quán)利要求1-9任一項所述的快速排查晶圓測試探針卡Site間干擾Pin的方法確定干擾Pin后，先物理隔離干擾Pin后進行常規(guī)測試；如物理隔離干擾Pin后進行常規(guī)測試良率仍未改善，則通過軟件程序分組的方式將干擾源Site單獨分為一組，其他Site分為一組進行測試。
...【技術(shù)特征摘要】
1.一種快速排查晶圓測試探針卡site間干擾pin的方法，包括如下步驟：
2.根據(jù)權(quán)利要求1所述的一種快速排查晶圓測試探針卡site間干擾pin的方法，其特征在于，在一片晶圓進行全site并測過程中，在測試完成度達(dá)到30％-50％之間時，根據(jù)良率分布數(shù)據(jù)，篩選出經(jīng)過探針臺自動清針或加大od仍然沒有提升良率的真正的低良率site，這些site為并測時不穩(wěn)定的site。
3.根據(jù)權(quán)利要求1所述的一種快速排查晶圓測試探針卡site間干擾pin的方法，其特征在于，在全site并測到50％時，篩選并測時不穩(wěn)定的site。
4.根據(jù)權(quán)利要求2所述的一種快速排查晶圓測試探針卡site間干擾pin的方法，其特征在于，步驟s2確認(rèn)被干擾site的方法為：逐個單獨測試并測時不穩(wěn)定的site，其中單獨測試時穩(wěn)定通過site為被干擾site。
5.根據(jù)權(quán)利要求4所述的一種快速排查晶圓測試探針卡site間干擾pin的方法，其特征在于，步驟s3確認(rèn)干擾源site的方法為：按照距離被干擾site由近到遠(yuǎn)的順序，每次選擇一個待排查site與被干擾site組合并測，運行測試程序，記錄測試是否穩(wěn)定通過；若并測時待排查site和被干擾site都穩(wěn)定通過，則跳過該待排查site，繼續(xù)選擇新的待排查site進行組合并測；若并測時被干擾site不穩(wěn)定，而待排查site通過，則確認(rèn)正在測試的待排查site為干擾源site。
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：杜嬌，柳炯，江福民，左耀，
申請(專利權(quán))人：賽迪工業(yè)和信息化研究院集團蘇州有限公司，
類型：發(fā)明
國別省市：
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