【技術實現步驟摘要】
本專利技術實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。
技術介紹
1、在目前的半導體產業中，集成電路產品主要可分為三大類型：邏輯、存儲器和模擬電路，其中存儲器件在集成電路產品中占了相當大的比例。隨著半導體技術發展，對存儲器件進行更為廣泛的應用，需要將所述存儲器件與其他器件區同時形成在一個芯片上，以形成嵌入式半導體存儲裝置。例如將所述存儲器件內嵌置于中央處理器，則需要使得所述存儲器件與嵌入的中央處理器平臺進行兼容，并且保持原有的存儲器件的規格及對應的電學性能。
2、一般地，需要將所述存儲器件與嵌入的標準邏輯裝置進行兼容。對于嵌入式半導體器件來說，其通常分為邏輯區和存儲區，邏輯區通常包括邏輯器件，存儲區則包括存儲器件。
3、隨著半導體器件密度和集成度的提高，半導體工藝逐漸開始從平面mosfet向具有更高功效的三維立體式的晶體管過渡，例如：鰭式場效應晶體管(finfet)、全包圍柵極(gate?all?around，gaa)晶體管。
4、然而，半導體結構的性能仍有待提高。
技術實現思路
1、本專利技術實施例解決的問題是提供一種半導體結構及其形成方法，以提高半導體結構的性能。
2、為解決上述問題，本專利技術實施例提供一種半導體結構，包括：襯底；第一鰭部和第二鰭部，位于所述襯底上且相互分立，所述第一鰭部和第二鰭部均包括溝道區，所述溝道區兩側的第一鰭部和第二鰭部均作為底部鰭部，且所述底部鰭部頂面低于所述溝道區的第一鰭部頂面和第二
3、相應的，本專利技術實施例還提供一種半導體結構的形成方法，包括：提供襯底，所述襯底上形成有相互分立的第一鰭部和第二鰭部，所述第一鰭部和第二鰭部均包括溝道區；去除所述溝道區兩側的部分厚度的所述第一鰭部和第二鰭部，形成位于所述溝道區兩側的底部鰭部，其中，所述底部鰭部具有第一側壁和第二側壁，相鄰底部鰭部的第一側壁相對設置，所述第一側壁的頂部低于所述第二側壁的頂部，以使所述底部鰭部的頂面與所述襯底的頂面之間具有夾角；在所述底部鰭部上形成源漏摻雜層，所述源漏摻雜層靠近所述第一側壁一側的橫向凸出寬度，小于所述源漏摻雜層靠近所述第二側壁一側的橫向凸出寬度。
4、與現有技術相比，本專利技術實施例的技術方案具有以下優點：
5、本專利技術實施例提供的半導體結構中包括位于所述襯底上且相互分立的第一鰭部和第二鰭部，所述第一鰭部和第二鰭部均包括溝道區，所述溝道區兩側的第一鰭部和第二鰭部均作為底部鰭部，且所述底部鰭部頂面低于所述溝道區的第一鰭部頂面和第二鰭部頂面，其中，所述底部鰭部具有第一側壁和第二側壁，相鄰底部鰭部的第一側壁相對設置，所述第一側壁的頂部低于所述第二側壁的頂部，以使所述底部鰭部的頂面與所述襯底的頂面之間具有夾角；位于溝道區兩側的所述底部鰭部上的的源漏摻雜層，所述源漏摻雜層靠近所述第一側壁一側的橫向凸出寬度，小于所述源漏摻雜層靠近所述第二側壁一側的橫向凸出寬度。由于所述第一側壁的頂部低于所述第二側壁的頂部，即所述底部鰭部頂面是非水平的，相應的所述底部鰭部的頂面與所述襯底的頂面之間的具有夾角，使得在所述底部鰭部上形成源漏摻雜層時，所述源漏摻雜層更容易在頂面高度更高的位置處形成，與靠近所述第二側壁一側的源漏摻雜層相比，靠近所述第一側壁一側的源漏摻雜層的橫向凸出寬度較小；因此，有利于降低相鄰的所述源漏摻雜層發生短接問題的概率，而且，由于靠近所述第二側壁一側的源漏摻雜層的橫向凸出寬度較大，還有利于使得所述源漏摻雜層的體積較大，從而提升所述源漏摻雜層的電連接性能，以及使得所述源漏摻雜層能夠為溝道提供更大的應力，進而有利于提高半導體結構的性能。
6、本專利技術實施例提供的半導體結構的形成方法中，所述襯底上形成有相互分立的第一鰭部和第二鰭部，所述第一鰭部和第二鰭部均包括溝道區；去除所述溝道區兩側的部分厚度的所述第一鰭部和第二鰭部，形成位于所述溝道區兩側的底部鰭部，其中，所述底部鰭部具有第一側壁和第二側壁，相鄰底部鰭部的第一側壁相對設置，所述第一側壁的頂部低于所述第二側壁的頂部，以使所述底部鰭部的頂面與所述襯底的頂面之間具有夾角；在所述底部鰭部上形成源漏摻雜層，所述源漏摻雜層靠近所述第一側壁一側的橫向凸出寬度，小于所述源漏摻雜層靠近所述第二側壁一側的橫向凸出寬度。由于所述第一側壁的頂部低于所述第二側壁的頂部，即所述底部鰭部頂面是非水平的，相應的所述底部鰭部的頂面與所述襯底的頂面之間的具有夾角，使得在所述底部鰭部上形成源漏摻雜層時，所述源漏摻雜層更容易在頂面高度更高的位置處形成，與靠近所述第二側壁一側的源漏摻雜層相比，靠近所述第一側壁一側的源漏摻雜層的橫向凸出寬度較小；因此，有利于降低相鄰的所述源漏摻雜層發生短接問題的概率，而且，由于靠近所述第二側壁一側的源漏摻雜層的橫向凸出寬度較大，還有利于使得所述源漏摻雜層的體積較大，從而提升所述源漏摻雜層的電連接性能，以及使得所述源漏摻雜層能夠為溝道提供更大的應力，進而有利于提高半導體結構的性能。
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1.一種半導體結構，其特征在于，包括：
2.如權利要求1所述的半導體結構，其特征在于，所述底部鰭部還延伸至所述溝道區中，且所述第一鰭部和第二鰭部還包括：溝道層，位于所述溝道區中的底部鰭部的頂部。
3.如權利要求2所述的半導體結構，其特征在于，所述溝道層的材料包括：鍺化硅、鍺和砷化鎵中的一種或多種。
4.如權利要求1所述的半導體結構，其特征在于，所述源漏摻雜層靠近所述第一側壁一側的橫向凸出寬度，與所述源漏摻雜層靠近所述第二側壁一側的橫向凸出寬度之差的絕對值范圍為1納米至8納米。
5.如權利要求1所述的半導體結構，其特征在于，在所述溝道區兩側，所述底部鰭部的頂面與所述襯底的頂面之間的夾角大于或者等于5°。
6.如權利要求1所述的半導體結構，其特征在于，所述半導體結構還包括：隔離層，位于所述第一鰭部和第二鰭部側部的襯底上，所述隔離層覆蓋所述第一鰭部和第二鰭部的部分側壁，其中，所述隔離層的頂部高于所述第一側壁的頂部，且所述隔離層的頂部低于所述第二側壁的頂部。
7.如權利要求1或6所述的半導體結構，其特征在于，所述半導
8.如權利要求1所述的半導體結構，其特征在于，所述襯底包括用于形成上拉晶體管的上拉晶體管區域；所述第一鰭部和第二鰭部位于所述上拉晶體管區域中。
9.一種半導體結構的形成方法，其特征在于，包括：
10.如權利要求9所述的半導體結構的形成方法，其特征在于，提供所述襯底、第一鰭部和第二鰭部的步驟包括：提供初始基底；在所述初始基底中形成凹槽，所述凹槽的底面為凹面；在所述凹槽中形成溝道層；圖形化所述溝道層及其底部的部分厚度初始基底，形成第一鰭部和第二鰭部，且圖形化后的剩余初始基底作為襯底；
11.如權利要求10所述的半導體結構的形成方法，其特征在于，形成所述凹槽的步驟包括：在所述初始基底中形成初始凹槽；對所述初始凹槽的底部進行處理，使得所述初始凹槽的底面為凹面，以形成所述凹槽。
12.如權利要求11所述的半導體結構的形成方法，其特征在于，在所述初始基底中形成初始凹槽的工藝包括各向異性的刻蝕工藝；對所述初始凹槽的底部進行處理的工藝包括各向同性的刻蝕工藝。
13.如權利要求11所述的半導體結構的形成方法，其特征在于，形成所述初始凹槽后，形成所述凹槽前，所述形成方法還包括：在所述初始凹槽的側壁上形成阻擋層；
14.如權利要求13所述的半導體結構的形成方法，其特征在于，在形成所述阻擋層的步驟中，所述阻擋層的材料包括氧化硅、氮化硅、氮氧化硅和無定型碳中的一種或多種。
15.如權利要求10所述的半導體結構的形成方法，其特征在于，形成所述溝道層的步驟包括：在所述凹槽中填充溝道層材料；對所述溝道層材料進行平坦化處理，剩余的溝道層材料作為溝道層。
16.如權利要求10所述的半導體結構的形成方法，其特征在于，形成所述溝道層的工藝包括外延生長工藝。
17.如權利要求10所述的半導體結構的形成方法，其特征在于，采用濕法刻蝕工藝去除所述溝道區兩側的溝道層所對應的材料，所述溝道層和底部鰭部之間的刻蝕選擇比大于10。
18.如權利要求10所述的半導體結構的形成方法，其特征在于，所述凹槽底部的形狀包括碗形、錐形和V形中的一種或多種。
19.如權利要求9所述的半導體結構的形成方法，其特征在于，在形成所述第一鰭部和第二鰭部之后，在形成所述底部鰭部之前，所述形成方法還包括：
20.如權利要求9所述的半導體結構的形成方法，其特征在于，提供所述襯底的步驟中，所述襯底包括用于形成上拉晶體管的上拉晶體管區域，所述第一鰭部和第二鰭部位于所述上拉晶體管區域中。
...【技術特征摘要】
1.一種半導體結構，其特征在于，包括：
2.如權利要求1所述的半導體結構，其特征在于，所述底部鰭部還延伸至所述溝道區中，且所述第一鰭部和第二鰭部還包括：溝道層，位于所述溝道區中的底部鰭部的頂部。
3.如權利要求2所述的半導體結構，其特征在于，所述溝道層的材料包括：鍺化硅、鍺和砷化鎵中的一種或多種。
4.如權利要求1所述的半導體結構，其特征在于，所述源漏摻雜層靠近所述第一側壁一側的橫向凸出寬度，與所述源漏摻雜層靠近所述第二側壁一側的橫向凸出寬度之差的絕對值范圍為1納米至8納米。
5.如權利要求1所述的半導體結構，其特征在于，在所述溝道區兩側，所述底部鰭部的頂面與所述襯底的頂面之間的夾角大于或者等于5°。
6.如權利要求1所述的半導體結構，其特征在于，所述半導體結構還包括：隔離層，位于所述第一鰭部和第二鰭部側部的襯底上，所述隔離層覆蓋所述第一鰭部和第二鰭部的部分側壁，其中，所述隔離層的頂部高于所述第一側壁的頂部，且所述隔離層的頂部低于所述第二側壁的頂部。
7.如權利要求1或6所述的半導體結構，其特征在于，所述半導體結構還包括：隔離層，位于所述第一鰭部和第二鰭部側部的襯底上，所述隔離層覆蓋所述第一鰭部和第二鰭部的部分側壁，并暴露所述底部鰭部的頂面，其中，沿所述襯底頂面的法線方向，所述隔離層的厚度為50納米至150納米。
8.如權利要求1所述的半導體結構，其特征在于，所述襯底包括用于形成上拉晶體管的上拉晶體管區域；所述第一鰭部和第二鰭部位于所述上拉晶體管區域中。
9.一種半導體結構的形成方法，其特征在于，包括：
10.如權利要求9所述的半導體結構的形成方法，其特征在于，提供所述襯底、第一鰭部和第二鰭部的步驟包括：提供初始基底；在所述初始基底中形成凹槽，所述凹槽的底面為凹面；在所述凹槽中形成溝道層；圖形化所述溝道層及其底部的部分厚度初始基底，形成第一鰭部和第二鰭部，且圖形化...
【專利技術屬性】
技術研發人員：王楠，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：
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