【技術實現步驟摘要】
本申請涉及集成電路設計，具體而言，涉及一種鏈路等長設計方法、裝置、電子器件與設備、存儲介質。
技術介紹
1、在集成電路設計領域，封裝基板是封裝中的一個結構，其本質為電路板，頂部通過bump(金屬凸起)等結構與die相連，底部通過bga?ball(ball?grid?array?package，球柵陣列封裝)等結構與pcb(printed?circuit?board，印制電路板)相連。封裝基板提供了從芯片到pcb的各種電源與信號的連接通道。
2、封裝基板的設計包括封裝信號設計和pcb主體信號設計兩個相對獨立的過程。一些信號由于對信號完整性和同步性有較高的要求，需要對這些信號鏈路進行系統級等長處理。
3、目前對于系統級等長處理的方式主要有兩種，一種是由封裝信號設計側通過從pcb設計文件中提取出delay(延時)后再導入封裝設計文件中，全部的等長在封裝信號設計過程中完成；或者由pcb主體信號設計側通過從封裝設計文件中提取出delay后再導入pcb設計文件中，全部的等長在pcb主體信號設計過程中完成。第二種是封裝信號設計側和pcb主體信號設計側各自進行內部等長，這樣就不需要提取delay。
4、但是，對于第一種方式，在設計過程中，設計在不斷更新和優化，delay也一直在變化，這就導致設計過程中需要反復交互delay，同時由于等長的設計始終由一方來完成，這就對進行等長的一方造成很大的設計壓力。而對于第二種方式，每一側為了保證自己內部等長，就會以需等長的所有信號中鏈路長度最長的一路為基準進行等長(只有這樣
技術實現思路
1、本申請實施例的目的在于提供一種鏈路等長設計方法、裝置、電子器件與設備、存儲介質，用以提高封裝信號設計側和pcb主體信號設計側對于對端延時信息的獲取及時性和便捷性，提高鏈路等長設計效率。
2、本申請實施例提供了一種應用于鏈路等長設計系統中，所述鏈路等長設計系統包括第一設備，所述方法包括：通過所述第一設備獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，并將所述第一延時信息同步至pcb主體信號設計文件中；以及，通過所述第一設備獲取所述pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息，并將所述第二延時信息同步至所述封裝信號設計文件中；其中，所述第一目標器件和所述第二目標器件為可以通過引腳連接形成需等長的系統級鏈路的兩個器件；通過所述第一設備按照設定時長間隔獲取所述第一目標器件當前的第一延時信息，在所述當前的第一延時信息與所述pcb主體信號設計文件中記錄的第一時延信息不同時，將所述pcb主體信號設計文件中的第一延時信息更新為所述當前的第一延時信息；以及，通過所述第一設備按照設定時長間隔獲取所述第二目標器件當前的第二延時信息，在所述當前的第二延時信息與所述封裝信號設計文件中記錄的第二時延信息不同時，將所述封裝信號設計文件中的第二延時信息更新為所述當前的第二延時信息，以根據所述封裝信號設計文件中記錄的第二延時信息對所述第一目標器件的各引腳所連接的鏈路進行長度設計，和/或，根據所述pcb主體信號設計文件中記錄的第一延時信息對所述第二目標器件的各引腳所連接的鏈路進行長度設計，使所述第一目標器件和所述第二目標器件通過引腳連接形成的系統級鏈路等長。
3、在上述實現方案中，通過獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息同步至pcb主體信號設計文件中，并獲取pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息同步至封裝信號設計文件中。之后按照設定時長間隔不斷獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，并在當前的第一延時信息與pcb主體信號設計文件中記錄的第一時延信息不同時，同步給pcb主體信號設計文件，以及按照設定時長間隔不斷獲取pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息，在當前的第二延時信息與封裝信號設計文件中記錄的第二時延信息不同時，同步給封裝信號設計文件。這樣，在進行鏈路等長設計時，若是由封裝信號設計側或pcb主體信號設計側來單獨進行鏈路等長設計，則進行鏈路等長設計的一側可以不斷自動獲得對端的延時信息，從而可以不斷獲得整個系統級鏈路的總延時信息，提高封裝信號設計側和pcb主體信號設計側對于對端延時信息的獲取及時性和便捷性，無需反復交互delay，并且進行鏈路等長設計的一側可以在發現對端的延時信息穩定后再開始進行系統級鏈路的等長設計，可以有效減少進行鏈路等長設計的一側的設計更新次數，降低設計壓力，提高設計效率。而若是由封裝信號設計側和pcb主體信號設計側各自獨立進行鏈路等長設計，則由于封裝信號設計側和pcb主體信號設計側各自都可以不斷自動獲得對端的延時信息，從而可以不斷獲得整個系統級鏈路的總延時信息，提高封裝信號設計側和pcb主體信號設計側對于對端延時信息的獲取及時性和便捷性，因此在各自獨立進行鏈路等長設計時，即可以以系統級鏈路中總延時最大的一條鏈路來進行等長設計，而不再是以各自的設計文件中鏈路最長的一條鏈路來分別進行等長設計，這就可以使得等長后的系統級鏈路長度變得合理，降低對于信號質量的影響。
4、進一步地，所述獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，包括：獲取所述封裝信號設計文件中所述第一目標器件所有引腳所連接的鏈路的鏈路信息，并根據所述鏈路信息計算出所述第一延時信息；所述獲取所述pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息，包括：獲取所述pcb主體信號設計文件中所述第二目標器件所有引腳所連接的鏈路的鏈路信息，并根據所述鏈路信息計算出所述第二延時信息；所述按照設定時長間隔獲取所述第一目標器件當前的第一延時信息，包括：獲取所述封裝信號設計文件中所述第一目標器件所有引腳所連接的鏈路當前的鏈路信息，并根據當前的所述鏈路信息計算出所述當前的第一延時信息；所述按照設定時長間隔獲取所述第二目標器件當前的第二延時信息，包括：獲取所述pcb主體信號設計文件中所述第二目標器件所有引腳所連接的鏈路當前的鏈路信息，并根據當前的所述最新鏈路信息計算出所述當前的第二延時信息；其中，所述鏈路信息包括：鏈路在各個布線層的線長、鏈路所經過的各個疊層的厚度和相對介電常數。
5、在上述實現方式中，通過獲取第一目標器件所有引腳所連接的鏈路的鏈路信息從而計算出第一延時信息，以及獲取第二目標器件所有引腳所連接的鏈路的鏈路信息從而計算出第二延時信息，而鏈路信息包括鏈路在各個布線層的線長、鏈路所經過的各個疊層的厚度和相對介電常數。這樣，由于鏈路的延時是與鏈路在各個布線層的線長、鏈路所經過的各個疊層的厚度和相對介電常數相關的，因此可以較為準確的實現對于第一延時信息和第二延時信息的確定。
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1.一種鏈路等長設計方法，其特征在于，應用于鏈路等長設計系統中，所述鏈路等長設計系統包括第一設備，所述方法包括：
2.如權利要求1所述的鏈路等長設計方法，其特征在于，
3.如權利要求1所述的鏈路等長設計方法，其特征在于，在獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，以及，獲取所述PCB主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息之前，所述方法還包括：
4.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
5.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
6.如權利要求5所述的鏈路等長設計方法，其特征在于，將所述第一引腳信息中的各引腳和所述第二引腳信息中的各引腳按照相同的方式進行位置確定，包括：
7.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
8.如權利要求1所述的鏈路等長設計方法，其特征在于，在獲取
9.如權利要求1-8任一項所述的鏈路等長設計方法，其特征在于，所述鏈路等長設計系統還包括運行所述封裝信號設計文件的第二設備和運行所述PCB主體信號設計文件的第三設備；所述第一設備分別與所述第二設備和第三設備通信連接；
10.如權利要求1-8任一項所述的鏈路等長設計方法，其特征在于，根據所述封裝信號設計文件中記錄的第二延時信息對所述第一目標器件的各引腳所連接的鏈路進行長度設計，和，根據所述PCB主體信號設計文件中記錄的第一延時信息對所述第二目標器件的各引腳所連接的鏈路進行長度設計，以使所述第一目標器件和所述第二目標器件通過引腳連接形成的系統級鏈路等長，包括：
11.一種鏈路等長設計裝置，其特征在于，應用于鏈路等長設計系統的第一設備中，包括：
12.一種電子器件，其特征在于，包括印制電路板和設置于所述印制電路板上的芯片；所述芯片包括需進行系統級等長的第一目標器件，所述印制電路板包括需進行系統級等長的第二目標器件；其中，所述第一目標器件和所述第二目標器件的引腳相互連接，且所述第一目標器件和所述第二目標器件的引腳相互連接后所形成的系統級鏈路等長，且所述系統級鏈路的長度根據權利要求1-10任一項所述的鏈路等長設計方法設計得到。
13.一種電子設備，其特征在于，包括：處理器、存儲器和通信模塊；所述通信模塊用于與外部設備通信；所述處理器用于執行存儲器中存儲的一個或者多個程序，以實現如權利要求1-10任一項所述的鏈路等長設計方法。
14.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質存儲有一個或者多個程序，所述一個或者多個程序可被一個或者多個處理器執行，以實現如權利要求1-10任一項所述的鏈路等長設計方法。
...【技術特征摘要】
1.一種鏈路等長設計方法，其特征在于，應用于鏈路等長設計系統中，所述鏈路等長設計系統包括第一設備，所述方法包括：
2.如權利要求1所述的鏈路等長設計方法，其特征在于，
3.如權利要求1所述的鏈路等長設計方法，其特征在于，在獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，以及，獲取所述pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息之前，所述方法還包括：
4.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
5.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
6.如權利要求5所述的鏈路等長設計方法，其特征在于，將所述第一引腳信息中的各引腳和所述第二引腳信息中的各引腳按照相同的方式進行位置確定，包括：
7.如權利要求3所述的鏈路等長設計方法，其特征在于，確定所述第一引腳信息與所述第二引腳信息匹配，包括：
8.如權利要求1所述的鏈路等長設計方法，其特征在于，在獲取封裝信號設計文件中需進行系統級等長的第一目標器件的第一延時信息，以及，獲取所述pcb主體信號設計文件中需進行系統級等長的第二目標器件的第二延時信息之前，所述方法還包括：獲取選定的延時信息表達類型；所述延時信息表達類型包括時長類型和長度類型；
9.如權利要求1-8任一項所述的鏈路等長設計方法，其特征在于，所述鏈路等長設計系統還包括運行所述封裝信號設計文件的第二設...
【專利技術屬性】
技術研發人員：李姿汶，李國號，黃辰駿，曾維，
申請(專利權)人：飛騰信息技術有限公司，
類型：發明
國別省市：
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