【技術實現步驟摘要】
本專利技術屬于半導體器件，具體涉及一種半導體器件。
技術介紹
1、溝槽mosfet（trench?mosfet）是一種改進的金屬氧化物半導體場效應晶體管（mosfet），其結構和制造工藝與傳統的平面mosfet有所不同。溝槽mosfet通過在半導體材料（通常是硅）中形成垂直的溝槽，將柵極嵌入溝槽中，以增加有效的柵極面積，從而提高器件的性能。目前，由于jfet（結型場效應晶體管）頸區電阻的限制，通過縮小平面型mosfet器件的光刻尺寸，單位面積導通電阻也難以降到2mω·cm2以下。溝槽mosfet將導電溝道從水平的晶面轉移到了表面電子遷移率更高的豎直晶面，并消除了jfet（結型場效應晶體管）區域，使器件的導通電阻更低，減小了導通損耗，因此溝槽mosfet具有更高的單元密度，極低的寄生電感，以及更快的開關速度。
2、然而，為了保護柵氧，溝槽mosfet在設計中需要增加p型區域，從而在器件反向耐壓時將電場屏蔽在遠離溝槽的位置，降低柵氧中的電場，但p型區域會在器件中引入jfet區域，導致器件的導通電阻增大。
技術實現思路
1、鑒于此，本專利技術提供了一種半導體器件，對柵氧起到了很好的保護作用，減輕了p型區域在器件中引入的jfet區域，減小了器件的導通電阻。
2、為達到上述目的，本專利技術采用以下技術方案：
3、本專利技術提供了一種半導體器件，包括漏電極、n+襯底、n-外延層以及多個柵極溝槽，所述n+襯底敷設在所述漏電極的一側；所述n-外延層敷設在所述n+
4、優選地，所述柵極溝槽的內側壁沿高度方向設有至少一級臺階。
5、優選地，所述柵極溝槽的底部位于所述p阱區和所述p+掩埋層之間。
6、優選地，所述柵極溝槽的底部與所述p+掩埋層遠離所述n+襯底的一側接觸。
7、優選地，所述柵極溝槽的底部位于所述p+掩埋層遠離所述n+襯底的一側。
8、優選地，所述柵極溝槽的外底部設有p型屏蔽層，以保護所述柵極溝槽的柵氧。
9、優選地，所述第一n+區域與所述n+襯底平行的截面為矩形、菱形、圓形或多邊形。
10、優選地，每個柵極溝槽與所述n+襯底平行的長度方向為第一方向，垂直于所述柵極溝槽的長度的方向為第二方向；所述n-外延層遠離所述n+襯底的一側沿第一方向間隔設有多個第二p+區域，每個第二p+區域沿所述第二方向設置，所述第二p+區域用以隔斷每個第一p+區域、每個第二n+區域和每個第一n+區域，且通過隔斷部分以使所述p+掩埋層與所述源極連通。
11、優選地，所述第二p+區域穿過相鄰的兩個柵極溝槽與所述p+掩埋層連通。
12、優選地，所述第二p+區域依次連通所述p+掩埋層、對應的柵極溝槽和所述源極。
13、與現有技術相比，本專利技術的有益效果為：
14、（1）本專利技術使用n型離子注入構造多個第一n+區域（第一n-enrich區域）在所述多個p+掩埋層中形成電流通路，所述第二n+區域圍設在柵極溝槽的兩側，第一n+區域遠離柵極溝槽的底部和角落。器件在反向耐壓時，強電場由p+掩埋層和第一n+區域（第一n-enrich區域）上方的p阱區共同屏蔽，對柵氧起到了很好的保護作用，因此柵氧電場強度對第一n-enrich區域的離子摻雜濃度和開口大小不敏感，從而減輕了p型區域在器件中引入的jfet區域，減小了器件的導通電阻。
15、（2）本專利技術所述n-外延層為npn的構造，即將所述p+掩埋層深埋在所述n-外延層內，在無需高能p型離子注入的情況下實現良好的柵氧保護效果，解決了sic中p型離子注入深度有限的問題。
16、（3）本專利技術通過刻蝕形成至少一級臺階的柵極溝槽結構，同時通過在所述n-外延層遠離所述n+襯底的一側沿第一方向間隔設有多個第二p+區域，將所述p+掩埋層與所述源極連接，避免了高能離子注入，減小對材料的損傷。并且使得器件在動態開關時，所述p+掩埋層有充足的空穴進行補充，避免浮空p區的電荷累積效應，可以降低器件的導通損耗。由于所述第二p+區域位沿第二方向間隔設置的多個，使得所述第二p+區域在器件單個元胞中占比很小，從而可以大大減小器件的元胞尺寸，提升整體的電流密度。
17、（4）本專利技術通過在n-外延層遠離所述n+襯底的一側沿第二方向間隔設有多個第二p+區域，使得整個器件上的所有第二p+區域相互連接形成網狀結構。所述第一n-enrich區域與所述p+掩埋層形成的jfet結構通過柵極的第二p+區域接地。在大的浪涌電壓下可以自動擴展p+掩埋層兩側的耗盡區從而增大jfet區的導通電阻，相當于一個緩沖器電路結構自行抑制浪涌尖峰。同時在浪涌電壓過大時，p+掩埋層兩側耗盡區域繼續擴展而相互重疊，起到封鎖效應，保護內部的溝槽柵氧，起到一定的尖峰電壓過壓保護作用，能增加器件對于浪涌電壓和過電壓的自抑制抗性，避免過壓保護電路和過流保護電路由于實際作用上的時延造成的器件損壞和可靠性的減損。
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1.一種半導體器件，其特征在于，包括：
2.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的內側壁沿高度方向設有至少一級臺階。
3.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部位于所述P阱區和所述P+掩埋層之間。
4.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部與所述P+掩埋層遠離所述N+襯底的一側接觸。
5.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部位于所述P+掩埋層遠離所述N+襯底的一側。
6.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的外底部設有P型屏蔽層，以保護所述柵極溝槽的柵氧。
7.根據權利要求1所述的一種半導體器件，其特征在于，所述第一N+區域與所述N+襯底平行的截面為矩形、菱形、圓形或多邊形。
8.根據權利要求1所述的一種半導體器件，其特征在于，每個柵極溝槽與所述N+襯底平行的長度方向為第一方向，垂直于所述柵極溝槽的長度的方向為第二方向；
9.根據權利要求8所述的一種半導
10.根據權利要求8所述的一種半導體器件，其特征在于，所述第二P+區域依次連通所述P+掩埋層、對應的柵極溝槽和所述源極。
...【技術特征摘要】
1.一種半導體器件，其特征在于，包括：
2.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的內側壁沿高度方向設有至少一級臺階。
3.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部位于所述p阱區和所述p+掩埋層之間。
4.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部與所述p+掩埋層遠離所述n+襯底的一側接觸。
5.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽的底部位于所述p+掩埋層遠離所述n+襯底的一側。
6.根據權利要求1所述的一種半導體器件，其特征在于，所述柵極溝槽...
【專利技術屬性】
技術研發人員：王寬，郭飛，成志杰，吳陽陽，陳偉，袁俊，
申請(專利權)人：湖北九峰山實驗室，
類型：發明
國別省市：
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