【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及集成電路設(shè)計(jì)和硬件加速器優(yōu)化領(lǐng)域，特別是涉及一種面向fpga的cnn加速器的dsp布局優(yōu)化方法。
技術(shù)介紹
1、近年來，卷積神經(jīng)網(wǎng)絡(luò)（cnn）因其在計(jì)算機(jī)視覺任務(wù)中的卓越性能，已被廣泛應(yīng)用于圖像識(shí)別、目標(biāo)檢測等領(lǐng)域?，F(xiàn)場可編程門陣列（fpga）作為一種高度靈活的硬件平臺(tái)，以其可重構(gòu)性和并行計(jì)算能力，成為部署cnn的理想選擇。然而，fpga設(shè)計(jì)流程中的布局階段對(duì)最終性能影響重大，而現(xiàn)有技術(shù)在優(yōu)化布局方面仍存在諸多挑戰(zhàn)。
2、在fpga設(shè)計(jì)中，布局問題是一個(gè)復(fù)雜的組合優(yōu)化問題，需要將異構(gòu)組件（如查找表lut、觸發(fā)器ff、數(shù)字信號(hào)處理單元dsp等）映射到fpga芯片的固定位置，布局結(jié)果直接影響布線長度和時(shí)序性能，然而，由于fpga中資源分布的異構(gòu)性（如dsp和ram以列為單位分布）以及現(xiàn)代cnn加速器對(duì)寬位寬和高并行性的需求，傳統(tǒng)布局方法難以有效解決這些問題。
3、現(xiàn)有布局算法主要分為模擬退火法和解析法兩類。模擬退火法雖然可以在小規(guī)模設(shè)計(jì)中實(shí)現(xiàn)高質(zhì)量布局，但隨著設(shè)計(jì)規(guī)模的增加，其運(yùn)行時(shí)間呈指數(shù)增長，難以滿足大規(guī)模cnn加速器的需求，而解析法則通過數(shù)學(xué)模型提高了布局的可擴(kuò)展性和效率，但通常忽略了數(shù)據(jù)路徑的結(jié)構(gòu)信息，導(dǎo)致布線繞行，進(jìn)而影響時(shí)序性能，此外，數(shù)據(jù)路徑信息的缺乏是現(xiàn)有技術(shù)的主要短板之一。數(shù)據(jù)路徑由負(fù)責(zé)計(jì)算的數(shù)字信號(hào)處理單元（dsp）構(gòu)成，其布局決定了時(shí)序路徑的關(guān)鍵性。然而，許多現(xiàn)有方法僅關(guān)注組件的空間分布，而未能將數(shù)據(jù)路徑信息集成到布局過程中，這導(dǎo)致了布線復(fù)雜度增加和性能的下降。即便有部分研
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)的目的在于克服現(xiàn)有技術(shù)的不足，提供一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，通過基于圖神經(jīng)網(wǎng)絡(luò)（gcn）的dsp節(jié)點(diǎn)分類和最小成本流（mcf）模型的優(yōu)化算法，自動(dòng)化提取并構(gòu)建數(shù)據(jù)路徑dsp圖，結(jié)合緊湊布局和級(jí)聯(lián)約束優(yōu)化，大幅提升了布局的時(shí)序性能和計(jì)算效率，同時(shí)顯著提高了時(shí)鐘頻率和吞吐量，為多種cnn加速器架構(gòu)提供了通用、高效的fpga布局解決方案。
2、本專利技術(shù)的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的：一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，包括以下步驟：
3、s1.dsp路徑信息提?。簩⒃O(shè)計(jì)網(wǎng)表轉(zhuǎn)換為圖表示，并進(jìn)行數(shù)據(jù)路徑dsp識(shí)別和數(shù)據(jù)路徑dsp圖構(gòu)建；
4、s2.數(shù)據(jù)路徑驅(qū)動(dòng)的dsp布局：根據(jù)提取的數(shù)據(jù)路徑dsp圖，將數(shù)據(jù)路徑dsp節(jié)點(diǎn)分配到fpga上的具體位置。
5、本專利技術(shù)的有益效果是：本專利技術(shù)通過基于圖神經(jīng)網(wǎng)絡(luò)（gcn）的dsp節(jié)點(diǎn)分類和最小成本流（mcf）模型的優(yōu)化算法，自動(dòng)化提取并構(gòu)建數(shù)據(jù)路徑dsp圖，結(jié)合緊湊布局和級(jí)聯(lián)約束優(yōu)化，大幅提升了布局的時(shí)序性能和計(jì)算效率，同時(shí)顯著提高了時(shí)鐘頻率和吞吐量，為多種cnn加速器架構(gòu)提供了通用、高效的fpga布局解決方案。
本文檔來自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：包括以下步驟：
2.根據(jù)權(quán)利要求1所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述步驟S1包括：
3.根據(jù)權(quán)利要求2所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述步驟S101包括：
4.根據(jù)權(quán)利要求3所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述邏輯組件包括DSP、LUT和RAM。
5.根據(jù)權(quán)利要求3所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述步驟S102包括：
6.根據(jù)權(quán)利要求1所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述步驟S2包括：
7.根據(jù)權(quán)利要求6所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述步驟S204包括：
8.根據(jù)權(quán)利要求6所述的一種面向FPGA的CNN加速器的DSP布局優(yōu)化方法，其特征在于：所述方法還包括：
【技術(shù)特征摘要】
1.一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，其特征在于：包括以下步驟：
2.根據(jù)權(quán)利要求1所述的一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，其特征在于：所述步驟s1包括：
3.根據(jù)權(quán)利要求2所述的一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，其特征在于：所述步驟s101包括：
4.根據(jù)權(quán)利要求3所述的一種面向fpga的cnn加速器的dsp布局優(yōu)化方法，其特征在于：所述邏輯組件包括dsp、lut和ram。
<...【專利技術(shù)屬性】
技術(shù)研發(fā)人員：陳廷歡，謝寶琿，朱新銳，
申請(專利權(quán))人：香港中文大學(xué)深圳，
類型：發(fā)明
國別省市：
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