【技術實現步驟摘要】
本專利技術涉及半導體集成電路，特別是涉及一種抗輻射加固的鑒頻鑒相器電路。
技術介紹
1、當代微電子工藝都遵循著摩爾定律規律的發展，微電子系統也采用更先進的cmos工藝節點進行設計，使得微電子系統的工作頻率能夠迅速增加，數字電路系統可以以更高的速度運行。然而數字電路的正確操作在很大程度上取決于具有可用的明確的不間斷時鐘信號，時鐘存在暫時的中斷也可能產生災難性的后果，可能導致電路功能喪失。由于時鐘信號在大的微電子系統中通常是系統層次結構，存在多個級別分布，因此單個時鐘源可能會驅動數百或數千個下游電路。微電子系統不斷提出對時鐘生成電路性能更高的要求。
2、鎖相環電路是時鐘合成和數據恢復電路的基本電路，在大多數電子系統中起到了核心作用，鎖相環電路可能會進入惡劣的工作環境，例如在航空航天領域，在這種環境中，由于航天器電子設備受到空間輻射的影響，其工作壽命可能會大大縮短，甚至導致太空任務的失敗。
3、隨著設備功能及規模的不斷擴大、電源的降低和頻率的提高，電路很容易受到輻射的影響，如單事件效應(single-event?effects，see)、總劑量效應(total?ionizingdose，tid)等。因此，有必要對迄今為止使用的傳統電路進行抗輻射加固設計，以避免輻射作用產生的有害影響。
技術實現思路
1、本專利技術所要解決的技術問題是提供一種抗輻射加固的鑒頻鑒相器電路，實現了鑒頻鑒相器電路的抗輻射加固設計。
2、本專利技術解決其技術問題所采用的技術方案是
3、所述第一dice鎖存器電路和第二dice鎖存器電路均包括反相器、第一傳輸門、第二傳輸門和dice結構，所述反相器的輸入端與輸入數據相連，輸出端分別與第一傳輸門的輸入端和第二傳輸門的輸入端相連；所述dice結構包括晶體管mp1、晶體管mp2、晶體管mp3、晶體管mp4、晶體管mp5、晶體管mp6、晶體管mp7、晶體管mp8、晶體管mn1、晶體管mn2、晶體管mn3、晶體管mn4、晶體管mn5、晶體管mn6、晶體管mn7和晶體管mn8；所述晶體管mp1的柵極與所述dice結構的輸出端相連，源極與電壓端相連，漏極與所述晶體管mp2的源極相連，所述晶體管mp2的柵極與第一控制信號相連，漏極與所述第二傳輸門的輸出端相連；所述晶體管mp3的柵極與第二傳輸門的輸出端相連，源極與所述電壓端相連，漏極與所述晶體管mp4的漏極相連；所述晶體管mp4的柵極與所述置零信號相連，漏極與所述晶體管mn4的漏極相連；所述晶體管mp5的柵極與所述晶體管mp4的漏極相連，源極與所述電壓端相連，漏極與所述晶體管mp6的源極相連；所述晶體管mp6的柵極與第一控制信號相連，漏極與所述第一傳輸門的輸出端相連；所述晶體管mp7的柵極與所述第一傳輸門的輸出端相連，源極與所述電壓端相連，漏極與所述晶體管mp8的源極相連；所述晶體管mp8的柵極與所述置零信號相連，漏極與所述晶體管mn8的漏極相連，作為所述dice結構的輸出端；所述晶體管mn1的柵極與第二控制信號相連，源極與所述晶體管mn2的漏極相連，漏極與所述第二傳輸門的輸出端相連；所述晶體管mn2的柵極與所述晶體管mn3的漏極相連，源極接地；所述晶體管mn3的柵極與所述置零信號相連，源極接地；所述晶體管mn4的柵極與所述第一傳輸門的輸出端相連，源極接地；所述晶體管mn5的柵極與第二控制信號相連，漏極與所述第一傳輸門的輸出端相連，源極與所述晶體管mn6的漏極相連；所述晶體管mn6的柵極與所述晶體管mn7的漏極相連，源極接地；所述晶體管mn7的柵極與所述置零信號相連，源極接地，漏極與所述晶體管mn8的漏極相連；所述晶體管mn8的柵極與所述第一傳輸門的輸出端相連，源極接地；所述第一傳輸門的第一控制端與第二控制信號相連，第二控制端與第一控制信號相連。
4、所述第一dice鎖存器電路中的第一控制信號為反相時鐘信號，第二控制信號為整波時鐘信號；所述第二dice鎖存器電路中的第一控制信號為整波時鐘信號，第二控制信號為反相時鐘信號。
5、所述反相時鐘信號由時鐘信號經過一個反相器得到，所述整波時鐘信號由所述反相時鐘信號經過一個反相器得到。
6、所述c單元電路包括c單元部分、數據維持部分和延時器，所述c單元部分包括晶體管mp34、晶體管mp35、晶體管mn33和晶體管mn34；所述晶體管mp34的柵極與所述第一d觸發器電路的輸出端相連，源極與電壓端相連，漏極與所述晶體管mp35的源極相連；所述晶體管mp35的柵極與所述第二d觸發器電路的輸出端相連，漏極與所述晶體管mn33的漏極相連，并作為所述c單元部分的輸出；所述晶體管mn33的柵極與所述第二d觸發器電路的輸出端相連，源極與所述晶體管mn34的漏極相連；所述晶體管mn34的柵極與所述第一d觸發器電路的輸出端相連，源極接地；所述數據維持部分包括晶體管mp33和維持反相器，所述維持反相器的輸入端與所述c單元部分的輸出相連，輸出端與所述晶體管mp33的柵極相連；所述晶體管mp33的源極與電壓端相連，漏極與所述維持反相器的輸入端相連；所述延時器的輸入端與所述維持反相器的輸出端相連，輸出端作為所述置零信號。
7、所述頻率鎖定指示單元電路包括第一施密特觸發器、第二施密特觸發器、與非門、晶體管mn35、電容和緩沖器，所述第一施密特觸發器的輸入端與所述第一d觸發器電路的輸出端相連，所述第二施密特觸發器的輸入端與所述第二d觸發器電路的輸出端相連，所述與非門的兩個輸入端分別與所述第一施密特觸發器的輸出端和所述第二施密特觸發器的輸出端相連，輸出端與所述晶體管mn35的柵極相連，所述晶體管mn35的源極接地，漏極與電流源相連，所述晶體管mn35的源極和漏極之間還并聯有所述電容，所述晶體管mn35的漏極還與所述緩沖器的輸入端相連，所述緩沖器的輸出端作為所述鑒頻鑒相器電路的輸出。
8、有益效果
9、由于采用了上述的技術方案，本專利技術與現有技術相比，具有以下的優點本文檔來自技高網...
【技術保護點】
1.一種抗輻射加固的鑒頻鑒相器電路，其特征在于，包括：第一D觸發器電路、第二D觸發器電路、C單元電路和頻率鎖定指示單元電路；所述第一D觸發器電路和第二D觸發器電路的結構相同，均包括依次連接的第一DICE鎖存器電路和第二DICE鎖存器電路，所述第一DICE鎖存器電路和第二DICE鎖存器電路均由置零信號和時鐘信號進行控制，所述時鐘信號為第一電平時，輸入數據傳輸至所述第一DICE鎖存器電路的輸出端，所述時鐘信號為第二電平時，輸入數據傳輸至所述第二DICE鎖存器電路的輸出端，所述置零信號為第一電平時，所述第一D觸發器電路和第二D觸發器電路的輸出為低電平，所述置零信號為第二電平時對所述第一D觸發器電路和第二D觸發器電路不產生影響；所述C單元電路的兩個輸入端分別與所述第一D觸發器電路和第二D觸發器電路的輸出端相連，所述C單元電路的輸出信號作為所述置零信號反饋回所述第一D觸發器電路和第二D觸發器電路；所述頻率鎖定指示單元電路的輸入端分別與所述第一D觸發器電路和第二D觸發器電路的輸出端相連，輸出端輸出頻率鎖定指示信號。
2.根據權利要求1所述的抗輻射加固的鑒頻鑒相器電路，其特征在于，
3.根據權利要求2所述的抗輻射加固的鑒頻鑒相器電路，其特征在于，所述第一DICE鎖存器電路中的第一控制信號為反相時鐘信號，第二控制信號為整波時鐘信號；所述第二DICE鎖存器電路中的第一控制信號為整波時鐘信號，第二控制信號為反相時鐘信號。
4.根據權利要求3所述的抗輻射加固的鑒頻鑒相器電路，其特征在于，所述反相時鐘信號由時鐘信號經過一個反相器得到，所述整波時鐘信號由所述反相時鐘信號經過一個反相器得到。
5.根據權利要求1所述的抗輻射加固的鑒頻鑒相器電路，其特征在于，所述C單元電路包括C單元部分、數據維持部分和延時器，所述C單元部分包括晶體管MP34、晶體管MP35、晶體管MN33和晶體管MN34；所述晶體管MP34的柵極與所述第一D觸發器電路的輸出端相連，源極與電壓端相連，漏極與所述晶體管MP35的源極相連；所述晶體管MP35的柵極與所述第二D觸發器電路的輸出端相連，漏極與所述晶體管MN33的漏極相連，并作為所述C單元部分的輸出；所述晶體管MN33的柵極與所述第二D觸發器電路的輸出端相連，源極與所述晶體管MN34的漏極相連；所述晶體管MN34的柵極與所述第一D觸發器電路的輸出端相連，源極接地；所述數據維持部分包括晶體管MP33和維持反相器，所述維持反相器的輸入端與所述C...
【技術特征摘要】
1.一種抗輻射加固的鑒頻鑒相器電路，其特征在于，包括：第一d觸發器電路、第二d觸發器電路、c單元電路和頻率鎖定指示單元電路；所述第一d觸發器電路和第二d觸發器電路的結構相同，均包括依次連接的第一dice鎖存器電路和第二dice鎖存器電路，所述第一dice鎖存器電路和第二dice鎖存器電路均由置零信號和時鐘信號進行控制，所述時鐘信號為第一電平時，輸入數據傳輸至所述第一dice鎖存器電路的輸出端，所述時鐘信號為第二電平時，輸入數據傳輸至所述第二dice鎖存器電路的輸出端，所述置零信號為第一電平時，所述第一d觸發器電路和第二d觸發器電路的輸出為低電平，所述置零信號為第二電平時對所述第一d觸發器電路和第二d觸發器電路不產生影響；所述c單元電路的兩個輸入端分別與所述第一d觸發器電路和第二d觸發器電路的輸出端相連，所述c單元電路的輸出信號作為所述置零信號反饋回所述第一d觸發器電路和第二d觸發器電路；所述頻率鎖定指示單元電路的輸入端分別與所述第一d觸發器電路和第二d觸發器電路的輸出端相連，輸出端輸出頻率鎖定指示信號。
2.根據權利要求1所述的抗輻射加固的鑒頻鑒相器電路，其特征在于，所述第一dice鎖存器電路和第二dice鎖存器電路均包括反相器、第一傳輸門、第二傳輸門和dice結構，所述反相器的輸入端與輸入數據相連，輸出端分別與第一傳輸門的輸入端和第二傳輸門的輸入端相連；所述dice結構包括晶體管mp1、晶體管mp2、晶體管mp3、晶體管mp4、晶體管mp5、晶體管mp6、晶體管mp7、晶體管mp8、晶體管mn1、晶體管mn2、晶體管mn3、晶體管mn4、晶體管mn5、晶體管mn6、晶體管mn7和晶體管mn8；所述晶體管mp1的柵極與所述dice結構的輸出端相連，源極與電壓端相連，漏極與所述晶體管mp2的源極相連，所述晶體管mp2的柵極與第一控制信號相連，漏極與所述第二傳輸門的輸出端相連；所述晶體管mp3的柵極與第二傳輸門的輸出端相連，源極與所述電壓端相連，漏極與所述晶體管mp4的漏極相連；所述晶體管mp4的柵極與所述置零信號相連，漏極與所述晶體管mn4的漏極相連；所述晶體管mp5的柵極與所述晶體管mp4的漏極相連，源極與所述電壓端相連，漏極與所述晶體管mp6的源極相連；所述晶體管mp6的柵極與第一控制信號相連，漏極與所述第一傳輸門的輸出端相連；所述晶體管mp7的柵極與所述第一傳輸門的輸出端相連，源極與所述電壓端相連，漏極與所述晶體管mp8的源極相連；所述晶體管mp8的柵極與所述置零信號相連，漏極與所述晶體管mn8的漏極相連，作為所述dice結構的輸出端；所述晶體管mn1的柵極與第二控制信號相連，源極與所述晶體管mn2的漏極相連，漏極與所述第二傳輸門的輸出端相連；所述晶體管mn2的柵極與所述晶體管mn3的漏極相連，源極接地；所述晶體管mn3的柵極與所述置零信號相連，源極接地；所述...
【專利技術屬性】
技術研發人員：陳致志，陳后鵬，李喜，宋三年，宋志棠，
申請(專利權)人：中國科學院上海微系統與信息技術研究所，
類型：發明
國別省市：
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