【技術(shù)實現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
技術(shù)介紹
1、乘法器電路可以接收兩個輸入操作數(shù)并且輸出乘法輸出。乘法器電路可以執(zhí)行多個運算，其中操作數(shù)中的一個保持恒定以降低乘法器電路和存儲器訪問所消耗的功率。然而，乘法器電路在每次乘法運算中仍然會消耗比所必需更多的能量。此外，乘法器電路可以被設(shè)計成支持兩個操作數(shù)的快速變化，即使只有一個操作數(shù)頻繁地變化，從而導致比所必需更大的乘法器電路。
技術(shù)實現(xiàn)思路
1、本公開的各方面涉及用于半常量操作數(shù)乘法的乘法器電路。所述乘法器電路可以接收用于乘法的操作數(shù)。所述乘法器電路可以將所述操作數(shù)中的一個轉(zhuǎn)換為配置位的集合，諸如規(guī)范有符號數(shù)字表示(csd)。所述乘法器電路可以使用所述配置位的集合來處理另一個操作數(shù)以生成乘法輸出。
2、本公開的一方面提供了一種用于半常量操作數(shù)乘法的乘法器電路，其包括第一子電路、第二子電路和一個或多個處理器，所述一個或多個處理器被配置為：接收用于乘法的第一操作數(shù)和第二操作數(shù)；將所述第一操作數(shù)轉(zhuǎn)換為有符號數(shù)字表示，所述有符號數(shù)字表示包括正數(shù)字和負數(shù)字；基于所述正數(shù)字在所述第一子電路中處理所述第二操作數(shù)以生成所述有符號數(shù)字表示的正字段；基于所述負數(shù)字在所述第二子電路中處理所述第二操作數(shù)以生成所述有符號數(shù)字表示的負字段；以及從所述正字段中減去所述負字段以生成乘法輸出。
3、在一個示例中，所述第二子電路是所述第一子電路的子集。在另一個示例中，所述第一子電路和所述第二子電路是等效的。
4、在又一個示例中，所述第一子電路包括一個或多個多路復用器和
5、在又一個示例中，所述一個或多個處理器還被配置為將所述正字段的正項與所述負字段的負項進行交換。
6、在又一個示例中，所述乘法器電路在現(xiàn)場可編程門陣列(fpga)或?qū)Ｓ眉呻娐?asic)中的至少一者中實現(xiàn)。
7、本公開的另一方面提供了一種用于半常量操作數(shù)乘法的乘法器電路，其包括處理電路和一個或多個處理器，所述一個或多個處理器被配置為：接收用于乘法的第一操作數(shù)和第二操作數(shù)；將所述第一操作數(shù)轉(zhuǎn)換為配置位的集合；以及使用所述配置位的集合來處理所述第二操作數(shù)以生成乘法輸出。
8、在一個示例中，將所述第一操作數(shù)轉(zhuǎn)換為配置位的集合包括將所述第一操作數(shù)轉(zhuǎn)換為有符號數(shù)字表示。在另一個示例中，處理所述第二操作數(shù)包括：使用所述配置位的集合的第一部分在所述處理電路的第一子電路中處理所述第二操作數(shù)以生成第一輸出；以及使用所述配置位的集合的第二部分在所述處理電路的第二子電路中處理所述第二操作數(shù)以生成第二輸出。在又一個示例中，處理所述第二操作數(shù)包括從所述第一輸出中減去所述第二輸出以生成所述乘法輸出。在又一個示例中，所述第二子電路是所述第一子電路的子集，或者所述第一子電路和所述第二子電路是等效的。
9、在又一個示例中，所述第一子電路包括一個或多個多路復用器和加法器電路。在又一個示例中，在所述第一子電路中處理所述第二操作數(shù)還包括將所述一個或多個多路復用器的輸出作為一個或多個加法器電路的輸入進行輸出。在又一個示例中，所述第二子電路包括一個或多個多路復用器和加法器電路。在又一個示例中，在所述第二子電路中處理所述第二操作數(shù)還包括將所述一個或多個多路復用器的輸出作為一個或多個加法器電路的輸入進行輸出。
10、在又一個示例中，處理所述第二操作數(shù)還包括交換一個或多個輸出。
11、本公開的又一個方面提供了一種用于半常量操作數(shù)乘法的方法，其包括：由一個或多個處理器接收用于乘法的第一操作數(shù)和第二操作數(shù)；由所述一個或多個處理器將所述第一操作數(shù)轉(zhuǎn)換為有符號數(shù)字表示，所述有符號數(shù)字表示包括正數(shù)字和負數(shù)字；由所述一個或多個處理器基于所述正數(shù)字在乘法器電路的第一子電路中處理所述第二操作數(shù)以生成所述有符號數(shù)字表示的正字段；由所述一個或多個處理器基于所述負數(shù)字在所述乘法器電路的第二子電路中處理所述第二操作數(shù)以生成所述有符號數(shù)字表示的負字段；以及由所述一個或多個處理器從所述正字段中減去所述負字段以生成乘法輸出。
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1.一種用于半常量操作數(shù)乘法的乘法器電路，所述乘法器電路包括第一子電路、第二子電路和一個或多個處理器，所述一個或多個處理器被配置為：
2.如權(quán)利要求1所述的乘法器電路，其中所述第二子電路是所述第一子電路的子集。
3.如權(quán)利要求1所述的乘法器電路，其中所述第一子電路和所述第二子電路是等效的。
4.如權(quán)利要求1所述的乘法器電路，其中所述第一子電路包括一個或多個多路復用器和加法器電路。
5.如權(quán)利要求4所述的乘法器電路，其中在所述第一子電路中處理所述第二操作數(shù)還包括將所述一個或多個多路復用器的輸出作為一個或多個加法器電路的輸入進行輸出。
6.如權(quán)利要求1所述的乘法器電路，其中所述第二子電路包括一個或多個多路復用器和加法器電路。
7.如權(quán)利要求6所述的乘法器電路，其中在所述第二子電路中處理所述第二操作數(shù)還包括將所述一個或多個多路復用器的輸出作為一個或多個加法器電路的輸入進行輸出。
8.如權(quán)利要求1所述的乘法器電路，其中所述一個或多個處理器還被配置為將所述正字段的正項與所述負字段的負項進行交換。
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