【技術實現步驟摘要】
本專利技術涉及一種憶阻神經網絡電路設計領域，特別涉及一種基于憶阻神經網絡的腦機接口信號識別電路。
技術介紹
1、憶阻器的概念最早由華裔科學家蔡少棠在1971年提出。他在研究電流、電壓、電荷和磁通量之間的關系時，推斷出在電阻器、電容器和電感器之外，應該還有一種代表著電荷與磁通量之間關系的器件，被稱為憶阻器。
2、憶阻器的顯著特性在于阻值的可塑性，即在外部電場的激勵下，憶阻器的電阻值能夠發生顯著變化，且電場方向的改變將直接導致電阻值向相反方向變化。
3、憶阻器還有一種閾值特性，憶阻器的閾值特性是指在憶阻器的電阻開關現象中，存在一個特定的電壓或電流閾值，當施加的電壓或電流超過這個閾值時，憶阻器的電阻狀態會發生突變。
4、隨著人工智能技術的飛速發展，傳統計算機架構在處理復雜、多變的智能任務時逐漸顯現出局限性，當前，憶阻器的出現使得存算一體架構與類腦計算硬件電路變為可能，并使計算機有望突破馮諾依曼架構，為人工智能計算帶來更快的信息處理速度。
5、基于憶阻器的神經網絡存算一體硬件電路能夠在一個讀操作的延遲內幾乎完成一次矩陣乘加計算(mac)，這對于神經網絡計算中降低能耗和提升速度至關重要。
6、當前，腦機接口(brain-computer?interface,?bci)技術是一種革命性的信息通信方式，它通過直接建立人腦與外部設備之間的聯系，實現了大腦活動信號的實時采集、解碼和應用，這項技術在醫療康復、智能設備控制、認知科學等多個研究領域中展現出巨大潛力和發展前景。
7、
8、傳統的腦機接口通常依賴于cmos芯片，這導致在信號采集通道數增加時，還面臨功耗和延時的挑戰；而憶阻器的存算一體特性能夠有效解決這些問題，提供更高的計算效率和更低的能耗。
9、腦機接口信號的采集和處理技術，結合神經網絡的自適應和學習能力，為解碼大腦活動提供了強大的工具。
10、憶阻神經網絡在硬件加速腦機接口信號處理方面具有廣泛的應用前景，其存算一體特性和模仿生物大腦的處理方式，為提高腦機接口系統的實時性和準確性提供了技術支持。
11、腦機接口信號處理方式因其固有的高維度和復雜性對計算資源提出了更高需求，而憶阻神經網絡在降低神經網絡訓練時長及提升信號識別準確度等方面具有顯著優勢。鑒于此，本專利技術提出一種基于憶阻神經網絡的腦機接口信號識別電路，它用于腦機接口信號的初期處理階段，該電路能夠顯著增強腦機接口信號的識別精度。
技術實現思路
1、本專利技術提出一種基于憶阻神經網絡的腦機接口信號識別電路，它利用新型二端口器件憶阻器的阻值可塑性與閾值特性來搭建憶阻神經網絡電路，并能通過憶阻神經網絡電路的自學習機制來初步識別腦機接口信號的含義。
2、本專利技術通過如下技術方案實現：一種基于憶阻神經網絡的腦機接口信號識別電路，它由三個神經元電路通過圖1所示連接方式構成；每個神經元電路均由九條并行支路組成，它包含信號輸入模塊、權重調節模塊、求和模塊①、憶阻器、求和模塊②、采樣模塊和比較模塊。
3、在單一神經元電路中，當九路輸入信號vin1~vin9各自通過九條并行支路的信號輸入模塊、權重調節模塊、求和模塊①與憶阻器處理后，再把九路信號合并到一起通過單一的求和模塊②、采樣模塊和比較模塊，并輸出單一的該神經元電路的識別信號。
4、以如圖2所示的第一神經元電路連接關系為例，在九路并行輸入支路中，信號輸入模塊由運算放大器a1n1?(n=1,?2,?3,?...?9)、nmos管m1n1?(n=1,?2,?3,?...?9)和電阻r1n1(n=1,?2,?3,?...?9)構成。其中，運算放大器、nmos管和電阻的下標第一個1表示所在神經元編號為第一神經元，第二個n表示所連接輸入信號編號為n，第三個1表示運算放大器、nmos管和電阻的編號為1，后續編號依此類推。輸入信號vinn?(n=1,?2,?3,?...?9)與運算放大器a1n1反相輸入端相連，用于傳輸輸入電壓信號vinn?(n=1,?2,?3,?...?9)；其中，vinn下標的n代表輸入電壓信號的編號，且設輸入電壓信號vinn低于憶阻器閾值電壓，因此不會引起憶阻器的阻值變化；運算放大器a1n1的輸出端與同相輸入端相連并連接至nmos管m1n1的源極，nmos管m1n1的柵極與控制電壓信號vctrl1相連，nmos管m1n1的漏極與電阻r1n1的一端相連，nmos管m1n1的襯底極接地，m1n1的作用是控制輸入信號vinn的通斷；電阻r1n1的另一端接地。其中，m1n1的漏極也與電阻r1n3的一端相連，其相連處的電壓，記為v'inn，并作為下一級求和模塊①的輸入信號之一。
5、信號輸入模塊的工作原理如下所示。設提出的電路一個完整工作周期為20毫秒。在前10毫秒內為信號輸入期，在這個階段內，控制電壓vctrl1為高電平，nmos管m1n1導通，輸入電壓信號vinn連接到運算放大器a1n1的反相輸入端，并通過運算放大器a1n1的輸出端輸出，之后通過nmos管m1n1輸入到下一級求和模塊①中。在后10毫秒內為權重調節期，在這個階段內，控制電壓vctrl1為低電平，控制電壓vctrl2為高電平，此時nmos管m1n1被斷開。
6、以如圖2所示的第一神經元電路連接關系為例，在九路并行輸入支路中，權重調節模塊由pmos管m1n2和m1n3、nmos管m1n4-m1n6、調整電壓源vadj+和vadj-、以及電阻r1n2構成模擬電路與非門。其中，m1n2和m1n3的源極相連在一起并接至調整電壓vadj+，m1n2和m1n3的漏極相連在一起并接至m1n4的漏極，m1n2和m1n3的襯底與+5v電壓源相連，m1n2的柵極與輸入電壓vinn相連，m1n3的柵極與比較模塊輸出的反饋調整電壓信號vcp1相連。nmos管m1n4的漏極與m1n6源極相連，其相連處的電壓，記為vadjn，m1n4柵極與輸入電壓vinn相連，m1n4源極與m1n5漏極相連，m1n4襯底與-5v直流電壓源相連。nmos管m1n5柵極與比較模塊輸出的反饋調整電壓信號vcp1相連，源極與調整電壓vadj-相連，襯底與-5v直流電壓源相連。nmos管m1n6柵極與控制時鐘電壓信號vctrl2相連；m1n6漏極與電阻r1n2相連，且其輸出電壓作為求和模塊①的輸入電壓之一，記為v'adjn。其中，vadj+為略高于憶阻器正閾值電壓的調整電壓，本專利技術中設定為1.1v，vadj-為略低于憶阻器負閾值電壓的調整電壓，本專利技術中設定為-1.1v。
7、權重調節模塊的工作原理如下所示。對于輸入的電壓信號vinn與比較模塊輸出的反饋調整電壓信號vcp1，當兩者的電壓正負不同時，可以分為以下四種情況。若輸入電壓vinn為正電壓，vcp1為正電壓時，mos管m1n2關閉，m1n3導通，m本文檔來自技高網...
【技術保護點】
1.一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，它由三個神經元電路構成；每個神經元電路均由九條并行支路組成，且包含信號輸入模塊、權重調節模塊、求和模塊①、憶阻器、求和模塊②、采樣模塊和比較模塊；在單一神經元電路中，當九路輸入信號Vin1~Vin9各自通過九條并行支路的信號輸入模塊、權重調節模塊、求和模塊①與憶阻器處理后，再把九路信號合并到一起通過單一的求和模塊②、采樣模塊和比較模塊，并輸出單一的該神經元電路的識別信號；所設計電路利用憶阻器的阻值可塑性與閾值特性來搭建憶阻神經網絡電路，并能通過其自學習機制來初步識別腦機接口信號的含義，它能夠顯著增強腦機接口信號的識別精度。
2.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，信號輸入模塊由運算放大器A1n1?(n=1,?2,?3,?...?9)、NMOS管M1n1?(n=1,?2,?3,?...9)和電阻R1n1?(n=1,?2,?3,?...?9)構成；其中，運算放大器、NMOS管和電阻的下標第一個1表示所在神經元編號為第一神經元，第二個n表示所連接輸入信號編號為n，第三個1表示
3.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，權重調節模塊由PMOS管M1n2和M1n3、NMOS管M1n4-M1n6、調整電壓源Vadj+和Vadj-、以及電阻R1n2構成模擬電路與非門；其中，M1n2和M1n3的源極相連在一起并接至調整電壓Vadj+，M1n2和M1n3的漏極相連在一起并接至M1n4的漏極，M1n2和M1n3的襯底與+5V電壓源相連，M1n2的柵極與輸入電壓Vinn相連，M1n3的柵極與比較模塊輸出的反饋調整電壓信號Vcp1相連；NMOS管M1n4的漏極與M1n6源極相連，其相連處的電壓，記為Vadjn；M1n4柵極與輸入電壓Vinn相連，M1n4源極與M1n5漏極相連，M1n4襯底與-5V直流電壓源相連；NMOS管M1n5柵極與比較模塊輸出的反饋調整電壓信號Vcp1相連，源極與調整電壓Vadj-相連，襯底與-5V直流電壓源相連；NMOS管M1n6柵極與控制時鐘電壓信號Vctrl2相連；M1n6漏極與R1n2的一端相連，且其輸出電壓作為求和模塊①的輸入電壓之一，記為V'adjn；電阻R1n2的另一端接地。
4.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，求和模塊①由電阻R1n3-R1n8和運算放大器A1n2、A1n3組成；來自信號輸入模塊的電壓信號V'inn與電阻R1n3的一端相連，來自權重調節模塊的調整電壓信號V'adjn與電阻R1n4的一端相連；電阻R113的另一端與電阻R1n4的另一端相連，并相連至運算放大器A1n2的反相輸入端；電阻R1n5的一端與運算放大器A1n2的同相輸入端相連，電阻R1n5的另一端接地；電阻R1n6跨接在運算放大器A1n2輸出端和反相輸入端之間；電阻R1n7、R1n8與運算放大器A1n3共同構成一個反相器；電阻R1n7的一端與運算放大器A1n2的輸出端相連，R1n7的另一端與A1n3的同相輸入端相連；R1n8跨接在運算放大器A1n3反相輸入端與輸出端之間，運算放大器A1n3的輸出端電壓信號作為憶阻器MR1n一端的輸入信號，并記為Vsum_1n；憶阻器MR1n的另一端與下一求和模塊②的電阻R1n9相連；這里，憶阻器MR1n下標的前一個1代表為第一神經元，后一個n代表所連接輸入電壓信號的序號。
5.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，求和模塊②和憶阻器由電阻R119-R199、電阻R11-R14和運算放大器A14、A15和憶阻器MR1n組成；Vsum_1n與憶阻器MR1n?(n=1,?2,?3,?...?9)的一端相連，憶阻器MR1n的另一端與電阻R1n9(n=1,?2,?3,?...?9)相連；電阻R119至電阻R199相連于運算放大器A14的反相輸入端；此處，運算放大器A14下標的第一個數字1表示神經元電路的編號，后一...
【技術特征摘要】
1.一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，它由三個神經元電路構成；每個神經元電路均由九條并行支路組成，且包含信號輸入模塊、權重調節模塊、求和模塊①、憶阻器、求和模塊②、采樣模塊和比較模塊；在單一神經元電路中，當九路輸入信號vin1~vin9各自通過九條并行支路的信號輸入模塊、權重調節模塊、求和模塊①與憶阻器處理后，再把九路信號合并到一起通過單一的求和模塊②、采樣模塊和比較模塊，并輸出單一的該神經元電路的識別信號；所設計電路利用憶阻器的阻值可塑性與閾值特性來搭建憶阻神經網絡電路，并能通過其自學習機制來初步識別腦機接口信號的含義，它能夠顯著增強腦機接口信號的識別精度。
2.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，信號輸入模塊由運算放大器a1n1?(n=1,?2,?3,?...?9)、nmos管m1n1?(n=1,?2,?3,?...9)和電阻r1n1?(n=1,?2,?3,?...?9)構成；其中，運算放大器、nmos管和電阻的下標第一個1表示所在神經元編號為第一神經元，第二個n表示所連接輸入信號編號為n，第三個1表示運算放大器、nmos管和電阻的編號為1，后續編號依此類推；輸入信號vinn?(n=1,?2,?3,?...9)與運算放大器a1n1反相輸入端相連，其中vinn下標的n代表輸入電壓信號的編號；運算放大器a1n1的輸出端與同相輸入端相連并連接至nmos管m1n1的源極，nmos管m1n1的柵極與控制電壓信號vctrl1相連，nmos管m1n1的漏極與電阻r1n1的一端相連，nmos管m1n1的襯底極接地；電阻r1n1的另一端接地；其中，m1n1的漏極也與電阻r1n3的一端相連，其相連處的電壓，記為v'inn，并作為下一級求和模塊①的輸入信號之一。
3.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，權重調節模塊由pmos管m1n2和m1n3、nmos管m1n4-m1n6、調整電壓源vadj+和vadj-、以及電阻r1n2構成模擬電路與非門；其中，m1n2和m1n3的源極相連在一起并接至調整電壓vadj+，m1n2和m1n3的漏極相連在一起并接至m1n4的漏極，m1n2和m1n3的襯底與+5v電壓源相連，m1n2的柵極與輸入電壓vinn相連，m1n3的柵極與比較模塊輸出的反饋調整電壓信號vcp1相連；nmos管m1n4的漏極與m1n6源極相連，其相連處的電壓，記為vadjn；m1n4柵極與輸入電壓vinn相連，m1n4源極與m1n5漏極相連，m1n4襯底與-5v直流電壓源相連；nmos管m1n5柵極與比較模塊輸出的反饋調整電壓信號vcp1相連，源極與調整電壓vadj-相連，襯底與-5v直流電壓源相連；nmos管m1n6柵極與控制時鐘電壓信號vctrl2相連；m1n6漏極與r1n2的一端相連，且其輸出電壓作為求和模塊①的輸入電壓之一，記為v'adjn；電阻r1n2的另一端接地。
4.根據權利要求1所述的一種基于憶阻神經網絡的腦機接口信號識別電路，其特征在于，求和模塊①由電阻r1n3-r1n8和運算放大器a1n2...
【專利技術屬性】
技術研發人員：萬求真，秦鵬，周柔，饒湖輝，蘭海翔，沈坤，董俊，
申請(專利權)人：湖南師范大學，
類型：發明
國別省市：
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