【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于片上系統(tǒng)以及衛(wèi)星導(dǎo)航，具體涉及一種協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置。
技術(shù)介紹
1、衛(wèi)星導(dǎo)航接收機(jī)(gnss接收機(jī))通過接收并處理導(dǎo)航衛(wèi)星播發(fā)的射頻信號(hào)，可獲得自身的位置速度時(shí)間(pvt)信息。gnss接收機(jī)接收導(dǎo)航信號(hào)的處理過程可劃分為兩個(gè)階段：首先，進(jìn)行信號(hào)的捕獲和跟蹤處理，實(shí)現(xiàn)對(duì)衛(wèi)星導(dǎo)航信號(hào)是否存在的檢測(cè)，并對(duì)已存在的信號(hào)分配一個(gè)跟蹤通道進(jìn)行跟蹤處理，此階段稱為衛(wèi)星導(dǎo)航的信號(hào)處理；其次，進(jìn)行導(dǎo)航電文解調(diào)、譯碼，并提取已跟蹤衛(wèi)星的測(cè)距信息，據(jù)此進(jìn)行用戶pvt信息的解算，并根據(jù)導(dǎo)航電文和pvt信息反饋進(jìn)行接收機(jī)的時(shí)間校正和分配待捕獲衛(wèi)星等整體調(diào)度操作，此階段稱為衛(wèi)星導(dǎo)航的信息處理。上述兩個(gè)階段統(tǒng)稱為衛(wèi)星導(dǎo)航基帶處理，由gnss接收機(jī)內(nèi)部的衛(wèi)星導(dǎo)航基帶處理模塊(簡(jiǎn)稱gnss基帶模塊)實(shí)現(xiàn)。該模塊通常采用專用芯片(asic)或可編程邏輯(fpga)+處理器(cpu)的實(shí)現(xiàn)架構(gòu)，以便滿足用戶終端的小型化和集成化需求。
2、在gnss基帶模塊中，衛(wèi)星導(dǎo)航的信息處理通常可由一個(gè)性能較強(qiáng)的通用處理器實(shí)現(xiàn)，而衛(wèi)星導(dǎo)航的信號(hào)處理不能單獨(dú)由通用處理器實(shí)現(xiàn)，而是需要由處理器高實(shí)時(shí)地調(diào)度捕獲引擎、跟蹤引擎等硬件加速器才能實(shí)現(xiàn)。目前，在主流的gnss基帶模塊中，即有采用一個(gè)性能強(qiáng)大的主處理器兼顧實(shí)現(xiàn)信息處理和信號(hào)處理中的硬件資源調(diào)度任務(wù)的實(shí)現(xiàn)架構(gòu)，也有采用一個(gè)主處理器加協(xié)處理器的實(shí)現(xiàn)架構(gòu)。在采用主處理器加協(xié)處理器的實(shí)現(xiàn)架構(gòu)時(shí)：協(xié)處理器能夠在主處理器的交換控制下在實(shí)時(shí)調(diào)度跟蹤通道等硬件資源實(shí)現(xiàn)對(duì)衛(wèi)星導(dǎo)航信號(hào)的捕獲、跟蹤等前端
3、在gnss基帶處理模塊設(shè)計(jì)實(shí)現(xiàn)的工程實(shí)踐中，通常選擇arm硬核處理器作為主處理器，選擇軟核處理器作為協(xié)處理器。在可供選擇的軟核處理器中，大致可以分為兩類：一類是非開源的軟核處理器，如xilinx公司的microblaze等軟核處理器等；另一類是開源的軟核處理器，如xilinx公司的picoblaze和基于risc-v指令集的picorv32等處理器。對(duì)于非開源的microblaze等軟核，雖然具有處理效率高，工具鏈完備、便于使用等優(yōu)勢(shì)，但難以獲得該處理器的rtl源代碼，不能將其應(yīng)用于asic實(shí)現(xiàn)。在開源的軟核處理器中：資源占用少、便于集成的picoblaze處理器雖然較為適合作為gnss基帶處理的協(xié)處理器，但其總線位寬只有8bit，處理效率不夠高，軟件開發(fā)也不太方便；picorv32等符合risc-v規(guī)范的軟核處理器具有足夠的處理能力，軟件開發(fā)工具鏈也較為完備，但是此類處理器的設(shè)計(jì)初衷是作為主處理器使用的，所需實(shí)現(xiàn)資源較多，且難以根據(jù)gnss基帶處理的需要進(jìn)行裁剪和集成。
4、綜上所述，面向應(yīng)用主處理器加協(xié)處理器架構(gòu)實(shí)現(xiàn)衛(wèi)星導(dǎo)航基帶處理的需求，十分有必要優(yōu)化設(shè)計(jì)專用的協(xié)處理器。
技術(shù)實(shí)現(xiàn)思路
1、鑒于上述技術(shù)背景分析，本專利技術(shù)旨在公開一種協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，解決上述采用主處理器加協(xié)處理器架構(gòu)實(shí)現(xiàn)衛(wèi)星導(dǎo)航基帶處理中的協(xié)處理器優(yōu)化設(shè)計(jì)問題。
2、本專利技術(shù)一方面公開了一種協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，包括：
3、采用主處理器+協(xié)處理器的實(shí)現(xiàn)架構(gòu)；其中，
4、主處理器，用于進(jìn)行整體調(diào)度和衛(wèi)星導(dǎo)航的信息處理，為寬位寬的處理器；
5、協(xié)處理器，用于在主處理器的交換控制下實(shí)時(shí)調(diào)度硬件加速計(jì)算資源，進(jìn)行衛(wèi)星導(dǎo)航的信號(hào)捕獲和跟蹤環(huán)路處理，為窄位寬的協(xié)處理器；
6、對(duì)協(xié)處理器的指令集和外部接口進(jìn)行針對(duì)性優(yōu)化，擴(kuò)展協(xié)處理器總線位寬和內(nèi)部?jī)?chǔ)存寬度，保留協(xié)處理器算術(shù)運(yùn)算單元(alu)和通用寄存器的原位寬；根據(jù)擴(kuò)展?fàn)顟B(tài)采用與拓寬后總線匹配的外部端口訪問、內(nèi)部?jī)?chǔ)存器訪問指令，進(jìn)行總線數(shù)據(jù)訪問和存儲(chǔ)；采用與拓寬后內(nèi)部?jī)?chǔ)存寬度匹配的總線寫使能、訪問指令和存入指令，進(jìn)行單個(gè)寄存器數(shù)據(jù)的訪問和存入；
7、通過優(yōu)化的處理器和主處理器配合，進(jìn)行衛(wèi)星導(dǎo)航基帶處理。
8、本專利技術(shù)另一方面公開了一種衛(wèi)星導(dǎo)航接收機(jī)，所述衛(wèi)星導(dǎo)航接收機(jī)中采用如上所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，進(jìn)行衛(wèi)星導(dǎo)航基帶處理。
9、本專利技術(shù)可實(shí)現(xiàn)以下有益效果之一：
10、本專利技術(shù)利用衛(wèi)星導(dǎo)航基帶信號(hào)處理所需的協(xié)處理器具有對(duì)i/o吞吐率要求強(qiáng)于對(duì)算術(shù)運(yùn)算要求的特點(diǎn)，通過對(duì)公開的picoblaze軟核處理器的指令集及其實(shí)現(xiàn)機(jī)制的創(chuàng)新修改，解決了協(xié)處理器器總線訪問速度不夠快，以及協(xié)處理器總線寬度和主處理器總線寬度不匹配的問題，形成了適合應(yīng)用于衛(wèi)星導(dǎo)航信號(hào)處理實(shí)現(xiàn)領(lǐng)域的一類協(xié)處理器。
11、所優(yōu)化設(shè)計(jì)的協(xié)處理器在繼承了picoblaze處理器占用的硬件資源少的優(yōu)點(diǎn)外，還通過解決了主處理器和協(xié)處理器之間i/o吞吐率不對(duì)等的問題，使得基帶處理裝置中的協(xié)處理器可更好地發(fā)揮出控制和計(jì)算效能，處理性能完全滿足完成gnss基帶信號(hào)處理中常見的跟蹤、捕獲調(diào)度等處理任務(wù)的要求。此外，該類處理器還采用rtl代碼實(shí)現(xiàn)，外部接口簡(jiǎn)單，便于集成應(yīng)用，方便在asic設(shè)計(jì)和國(guó)產(chǎn)fpga中應(yīng)用，可以取代microblaze等更為復(fù)雜的非開源處理器。
12、在衛(wèi)星導(dǎo)航基帶處理裝置中采用本專利技術(shù)的主處理器加協(xié)處理器的實(shí)現(xiàn)架構(gòu)，并運(yùn)用本專利技術(shù)優(yōu)化設(shè)計(jì)的協(xié)處理器，可有效降低了主處理器的功能負(fù)載，明顯降低主處理器的實(shí)現(xiàn)難度，從而降低基帶處理裝置的實(shí)現(xiàn)成本。
本文檔來自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，采用主處理器+協(xié)處理器架構(gòu)；其中，
2.根據(jù)權(quán)利要求1所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
3.根據(jù)權(quán)利要求2所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
4.根據(jù)權(quán)利要求3所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
5.根據(jù)權(quán)利要求4所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
6.根據(jù)權(quán)利要求5所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
7.根據(jù)權(quán)利要求5所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
8.根據(jù)權(quán)利要求1-7任一項(xiàng)所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
9.根據(jù)權(quán)利要求8所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
10.一種衛(wèi)星導(dǎo)航接收機(jī)，其特征在于，
【技術(shù)特征摘要】
1.一種協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，采用主處理器+協(xié)處理器架構(gòu)；其中，
2.根據(jù)權(quán)利要求1所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
3.根據(jù)權(quán)利要求2所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
4.根據(jù)權(quán)利要求3所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置，其特征在于，
5.根據(jù)權(quán)利要求4所述的協(xié)處理器優(yōu)化的衛(wèi)星導(dǎo)航基帶處理裝置...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：吳舜曉，史鵬亮，隋杰，王正康，謝佳展，王曉宇，
申請(qǐng)(專利權(quán))人：中國(guó)人民解放軍九三二一六部隊(duì)，
類型：發(fā)明
國(guó)別省市：
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