【技術實現步驟摘要】
本專利技術涉及譯碼，尤指一種基于早停機制的wb算法的硬件架構。
技術介紹
1、reed-solomon(rs)碼作為一種經典的線性分組碼，因其優越的糾正突發錯誤的能力，自提出后就得到了廣泛的關注和應用，在無線傳輸、光通信、深空通信以及數據存儲等多個領域都有著很好的發展前景。隨著全球互聯網應用的大規模擴展，以及云計算、大數據和物聯網等服務的日漸普及，通信系統的數據量越來越大，對通信質量的要求也越來越高。然而，rs碼復雜的譯碼算法導致其硬件電路面積大、時延高，越來越無法適應多樣的應用場景，rs譯碼算法需要進一步的研究和改進。
2、rs碼的譯碼過程可以分為以下三個步驟：
3、1、計算伴隨式；
4、2、求解關鍵方程；
5、3、錢搜索和錯誤估值
6、其中求解關鍵方程是譯碼過程中較為復雜的一步，硬件實現所需的資源較多，這個模塊的實現算法在很大程度上決定了rs譯碼器的整體性能。
7、現有的譯碼架構的缺點主要有以下幾個方面：
8、基于fft的rs譯碼算法因為關鍵方程的形式不適用于ribm算法，因此無法使用資源更少的ribm硬件架構，而時域的wb算法則需要額外的fft模塊，它在計算復雜度和硬件消耗上均無法適應rs碼日益復雜的應用場景和對譯碼性能要求的日益提高；
9、wb算法中差異值的計算是在每輪迭代中臨時進行的，因此差異值的計算和多項式的更新是串行進行的，這會導致硬件實現的關鍵路徑較長，延遲較高；本技術中的差異值在上一輪迭代中就已經完成計算，因此可以跟
10、無論是ribm算法還是wb算法在硬件實現時都是采用一維的脈動陣列架構，都需要循壞2t(t為rs碼的糾錯能力)次才能得到錯誤位置多項式，這就導致所有的處理單元都處于常開的狀態，造成功耗的浪費。
技術實現思路
1、為解決上述問題，本專利技術提供一種基于早停機制的wb算法的硬件架構，并將wb算法從時域變換到頻域上，實現譯碼器的整體性能的提升。
2、為實現上述目的，本專利技術采用的技術方案是：
3、一種基于早停機制的wb算法的硬件架構，其特征在于，包括控制模塊和處理單元，所述處理單元包括pe0處理單元陣列和pe1處理單元陣列，所述pe0處理單元陣列包括2t個pe0，所述pe1處理單元陣列包括t+1個pe1；其中每個pe0包括3個寄存器、兩個乘法器和一個加法器，每個pe1包含2個寄存器、兩個乘法器和一個加法器；
4、所述控制模塊用于初始化寄存器、控制迭代和檢測早停機制；
5、所述pe0陣列，用于執行多項式更新計算；
6、所述pe1陣列，用于用于執行差異值更新計算；
7、所述控制模塊通過enable_pe信號執行早停機制，若預設早停機制不滿足，則對enable_pe信號進行拉高，并控制處理單元工作；若預設早停機制滿足，則對enable_pe信號進行降低，使處理單元不工作并返回輸出多項式。
8、進一步地，所述述控制模塊包括：
9、初始化單元，用于對各處理單元中的寄存器進行初始化；
10、迭代控制模塊，用于在每次迭代中協調各處理單元的工作；
11、早停檢測單元，用于判斷是否滿足早停機制，并控制處理單元的工作狀態。
12、進一步地，所述初始化單元用于初始化t+1組輔助多項式、2t組差異值以及輔助多項式的秩，初始化成功后enable_pe信號拉高。
13、進一步地，所述迭代控制模塊用于執行最多2t次循環，每次循環先更新每輪更新過程中產生的中間參數δ[r]，之后并行更新計算2t組差異值t+1組輔助多項式以及輔助多項式的秩其中r為循環次數。
14、進一步地，所述每輪更新過程中產生的中間參數δ[r]按照下式進行更新：
15、
16、進一步地，所述差異值按照下式進行更新：
17、
18、其中，ωi為向量空間上的元素。
19、進一步地，所述輔助多項式按照下式進行更新：
20、
21、進一步地，所述輔助多項式的秩根據下式進行更新：
22、
23、進一步地，所述預設早停機制為
24、本專利技術的有益效果在于：本專利技術通過提出一種基于早停機制的wb算法的硬件架構，包括控制模塊和處理單元，處理單元包括pe0處理單元陣列和pe1處理單元陣列，每個pe0包括3個寄存器、兩個乘法器和一個加法器，每個pe1包含2個寄存器、兩個乘法器和一個加法器，實現將差異值的計算與多項式更新并行進行，縮短硬件實現的關鍵路徑長度，降低系統延時。實現差異值在上一輪迭代中完成計算，因此可以與多項式的更新并行進行，提升整個系統的主頻。在硬件架構上可實現的頻域變體fepwb算法，在滿足早停機制時可以提前停止計算，顯著降低功耗。當錯誤個數e小于等于t次時，可以不需要循環2t次就得到結果，只需要至多執行完t+e次計算后就可以停止計算并得到結果(關鍵方程多項式)，這樣在硬件實現時就可以在不需要計算時動態地禁用乘法器和加法器，以達到降低功耗的目的。
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1.一種基于早停機制的WB算法的硬件架構，其特征在于，包括控制模塊和處理單元，所述處理單元包括PE0處理單元陣列和PE1處理單元陣列，所述PE0處理單元陣列包括2t個PE0，所述PE1處理單元陣列包括t+1個PE1；其中每個PE0包括3個寄存器、兩個乘法器和一個加法器，每個PE1包含2個寄存器、兩個乘法器和一個加法器；
2.根據權利要求1所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述述控制模塊包括：
3.根據權利要求2所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述初始化單元用于初始化t+1組輔助多項式、2t組差異值以及輔助多項式的秩，初始化成功后Enable_PE信號拉高。
4.根據權利要求2所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述迭代控制模塊用于執行最多2t次循環，每次循環先更新每輪更新過程中產生的中間參數δ[r]，之后并行更新計算2t組差異值t+1組輔助多項式以及輔助多項式的秩其中r為循環次數。
5.根據權利要求4所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述每輪更新
6.根據權利要求4所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述差異值按照下式進行更新：
7.根據權利要求5所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述輔助多項式按照下式進行更新：
8.根據權利要求5所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述輔助多項式的秩根據下式進行更新：
9.根據權利要求2所述的一種基于早停機制的WB算法的硬件架構，其特征在于，所述預設早停機制為
...【技術特征摘要】
1.一種基于早停機制的wb算法的硬件架構，其特征在于，包括控制模塊和處理單元，所述處理單元包括pe0處理單元陣列和pe1處理單元陣列，所述pe0處理單元陣列包括2t個pe0，所述pe1處理單元陣列包括t+1個pe1；其中每個pe0包括3個寄存器、兩個乘法器和一個加法器，每個pe1包含2個寄存器、兩個乘法器和一個加法器；
2.根據權利要求1所述的一種基于早停機制的wb算法的硬件架構，其特征在于，所述述控制模塊包括：
3.根據權利要求2所述的一種基于早停機制的wb算法的硬件架構，其特征在于，所述初始化單元用于初始化t+1組輔助多項式、2t組差異值以及輔助多項式的秩，初始化成功后enable_pe信號拉高。
4.根據權利要求2所述的一種基于早停機制的wb算法的硬件架構，其特征在于，所述迭代控制模塊用于執行最多2t次...
【專利技術屬性】
技術研發人員：陳超，江家梁，白寶明，鐘溢盛，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：
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