【技術實現步驟摘要】
本申請涉及3d芯片物理設計，尤其涉及3d芯片布局模型及其構建方法、3d芯片布局方法。
技術介紹
1、隨著先進工藝節點的推進，納米級芯片基礎器件規模已達到幾十億級，相對傳統的2d芯片(二維集成電路)，3d芯片(三維集成電路)技術因其在芯片設計方面的優勢而吸引了大量關注。相對2d芯片，3d芯片可以提供更高的集成密度、更短的導線長度和更優的能效。
2、而集成電路布局設計正朝著面向大規模、多設計約束和目標、前后設計流程緊密聯系的趨勢發展。首先，而采用2d芯片物理設計流程實現偽3d效果的設計流程往往導致版圖設計結果的質量較差。
3、上述內容僅用于輔助理解本申請的技術方案，并不代表承認上述內容是現有技術。
技術實現思路
1、本申請的主要目的在于提供一種專利技術名稱，旨在解決相關技術中3d芯片物理設計結果的質量較差的技術問題。
2、為實現上述目的，本申請提出一種3d芯片布局模型，所述3d芯片布局模型包括第一子模型和第二子模型，所述第一子模型包括表示線網線長與單元坐標、端子坐標的關系函數，所述第二子模型包括統合水平坐標的迭代函數，其中，所述統合水平坐標包括各單元的水平坐標和端子坐標；
3、所述第一子模型的第k次迭代結果作為所述第二子模型第k次迭代的迭代輸入參數，所述第二子模型第k次迭代結果作為所述第一子模型第k+1次迭代的迭代輸入參數，k≥1；
4、所述第一子模型用于基于最短線長和最少端子規則，根據線網信息和各所述單元的水平坐標確定各所述
5、所述第二子模型用于根據各所述單元的層級坐標和所述線網信息對所述統合水平坐標進行迭代優化計算；
6、其中，所述3d芯片布局模型的各所述單元分配到一個晶片中并將存儲器密度閾值翻倍得到的2d布局解作為各所述單元的初始水平坐標。
7、在一實施例中，所述第一子模型包括遍歷調整模塊和第一優化模塊；
8、所述遍歷調整模塊用于遍歷調整各單元的層級坐標；
9、所述第一優化模塊用于根據預設的評價算法獲取各所述單元的調整收益參數，基于各所述單元的調整收益參數確定各所述單元的優化層級坐標；
10、所述第二子模型還用于根據各所述單元優化層級坐標分層優化各所述單元的水平坐標。
11、在一實施例中，所述3d芯片布局模型還包括第三子模型，所述第三子模型包括劃分模塊和優化模塊；
12、所述劃分模塊用于進行將晶片的各金屬層進行方格劃分，并根據布線軌道信息和各方格的有效利用率獲取各所述方格的資源，其中，所述方格的資源為所述方格所覆蓋的布線軌道數量；
13、所述優化模塊用于根據各所述線網的需求確定各所述線網的先驗概率分布，根據所述先驗概率分布和各所述方格的資源確定擁塞區域，根據所述擁塞區域和所述先驗概率分布確定各所述線網的后驗概率分布，將各所述線網的后驗概率分布作為資源權值圖，執行走線優化操作，其中，各所述線網的需求基于直角斯坦納最小樹的長度確定，所述走線優化操作包括將所述資源權值圖與擁塞圖合并，生成線網的布線權值圖；根據布線權值圖確定下一步的走線分布，基于確定的走線分布更新所述擁塞圖，并返回執行將所述資源權值圖與擁塞圖合并，生成線網的布線權值圖的步驟。
14、在一實施例中，所述優化模塊還用于獲取各所述晶片的引腳信息，根據所述引腳信息和所述布線權值圖建立3d最小權重斯坦納樹，獲取全局布線信息。
15、在一實施例中，所述3d芯片布局模型還包括第四子模型；
16、所述第四子模型為基于最小成本的加權二部圖匹配問題構建的端子分配模型，所述第四子模型用于優化各所述端子的坐標，其中，成本根據線網的單元引腳與端子集合之間的最小生成樹長度計算確定，各所述線網具有限制匹配的最大端子數量。
17、第二方面，本申請還提供了一種3d芯片布局模型的構建方法，所述方法包括：
18、基于3d芯片布局中的線長特征，對線網、單元坐標和端子坐標進行定義，構建3d芯片線網的初始定義模型，其中，所述第一規劃模型包括第一目標函數和第一約束函數，所述第一目標函數為表示線網的線長與單元坐標、端子坐標的關系函數，所述第一約束函數包括單元的面積約束函數、網格密度的約束函數和端子數量約束函數；
19、將所述初始定義模型中的坐標變量劃分為水平坐標變量和層級坐標變量，以構建雙層規劃模型；
20、根據所述雙層規劃模型和水平坐標迭代模型構建3d芯片布局模型，其中，所述水平坐標迭代模塊為基于二維布局規劃方法構建的迭代模型。
21、第三方面，本申請還提供了一種3d芯片布局方法，所述方法包括：
22、獲取輸入參數，其中，所述輸入參數包括線網信息，所述線網信息包括構成線網的單元信息；
23、將所述輸入參數輸入3d芯片布局模型，以使所述3d芯片布局模型進行迭代計算，直至滿足預設的迭代收斂條件，其中，所述3d芯片布局模型為第一方面所述的3d芯片布局模型；
24、在滿足預設的迭代收斂條件的情況下，根據所述3d芯片布局模型的迭代結果確定目標布局信息，所述目標布局信息包括單元坐標和端子數量。
25、在一實施例中，所述迭代收斂條件為所述3d芯片布局模型的迭代次數達到預設閾值。
26、第四方面，本申請還提供了一種計算機設備，所述設備包括：存儲器、處理器及存儲在所述存儲器上并可在所述處理器上運行的計算機程序，所述計算機程序配置為實現如第二方面所述的3d芯片布局模型的構建方法或如第三方面所述的3d芯片布局方法的步驟。
27、第五方面，本申請還提供了一種存儲介質，所述存儲介質為計算機可讀存儲介質，所述存儲介質上存儲有計算機程序，所述計算機程序配置為實現如第二方面所述的3d芯片布局模型的構建方法或如第三方面所述的3d芯片布局方法的步驟。
28、上述3d芯片布局模型，包括第一子模型和第二子模型，通過將3d芯片布局模型的各單元分配到一個晶片中并將存儲器密度閾值翻倍得到的2d布局解作為各單元的初始水平坐標，第一子模型基于最短線長和最少端子規則，根據線網信息和各單元的水平坐標可以確定各單元的層級坐標，而第二子模型可以根據各單元的層級坐標和線網信息對統合水平坐標進行迭代優化計算，又由于第一子模型的第k次迭代結果作為第二子模型第k次迭代的迭代輸入參數，第二子模型第k次迭代結果作為第一子模型第k+1次迭代的迭代輸入參數，因此，第一子模型和第二子模型通過交替優化求解的方式實現對各單元坐標和端子數量的求解，在經過多次迭代求解后，可以確定較優的單元坐標和端子數量，實現對3d芯片較優的布局規劃。
29、上述3d芯片布局模型的構建方法，基于3d芯片布局中的線長特征構建3d芯片線網的初始定義模型，再通過將坐標變量劃分為水平坐標變量和層級坐標變量，構建出了雙層規劃模型，而在劃分水平坐標變量和層級坐標變量坐標后，水平坐標變量和層級坐標變本文檔來自技高網...
【技術保護點】
1.一種3D芯片布局模型，其特征在于，所述3D芯片布局模型包括第一子模型和第二子模型，所述第一子模型包括表示線網線長與單元坐標、端子坐標的關系函數，所述第二子模型包括統合水平坐標的迭代函數，其中，所述統合水平坐標包括各單元的水平坐標和端子坐標；
2.根據權利要求1所述的3D芯片布局模型，其特征在于，所述第一子模型包括遍歷調整模塊和第一優化模塊；
3.根據權利要求1所述的3D芯片布局模型，其特征在于，所述3D芯片布局模型還包括第三子模型，所述第三子模型包括劃分模塊和優化模塊；
4.根據權利要求3所述的3D芯片布局模型，其特征在于，所述優化模塊還用于獲取各所述晶片的引腳信息，根據所述引腳信息和所述布線權值圖建立3D最小權重斯坦納樹，獲取全局布線信息。
5.根據權利要求1所述的3D芯片布局模型，其特征在于，所述3D芯片布局模型還包括第四子模型；
6.一種3D芯片布局模型的構建方法，其特征在于，所述方法包括：
7.一種3D芯片布局方法，其特征在于，所述方法包括：
8.根據權利要求7所述的3D芯片布局方法，
9.一種計算機設備，其特征在于，所述設備包括：存儲器、處理器及存儲在所述存儲器上并可在所述處理器上運行的計算機程序，所述計算機程序配置為實現如權利要求6所述的3D芯片布局模型的構建方法或權利要求7至8中任一項所述的3D芯片布局方法的步驟。
10.一種存儲介質，其特征在于，所述存儲介質為計算機可讀存儲介質，所述存儲介質上存儲有計算機程序，所述計算機程序配置為實現如權利要求6所述的3D芯片布局模型的構建方法或權利要求7至8中任一項所述的3D芯片布局方法的步驟。
...【技術特征摘要】
1.一種3d芯片布局模型，其特征在于，所述3d芯片布局模型包括第一子模型和第二子模型，所述第一子模型包括表示線網線長與單元坐標、端子坐標的關系函數，所述第二子模型包括統合水平坐標的迭代函數，其中，所述統合水平坐標包括各單元的水平坐標和端子坐標；
2.根據權利要求1所述的3d芯片布局模型，其特征在于，所述第一子模型包括遍歷調整模塊和第一優化模塊；
3.根據權利要求1所述的3d芯片布局模型，其特征在于，所述3d芯片布局模型還包括第三子模型，所述第三子模型包括劃分模塊和優化模塊；
4.根據權利要求3所述的3d芯片布局模型，其特征在于，所述優化模塊還用于獲取各所述晶片的引腳信息，根據所述引腳信息和所述布線權值圖建立3d最小權重斯坦納樹，獲取全局布線信息。
5.根據權利要求1所述的3d芯片布局模型，其特征在于，所述3d芯片布局模型...
【專利技術屬性】
技術研發人員：李興權，李偉國，曾智圣，黃增榮，陶思敏，周平，莊楚楠，
申請(專利權)人：鵬城實驗室，
類型：發明
國別省市：
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