【技術實現步驟摘要】
本專利技術涉及半導體，尤其涉及一種半導體器件及其制造方法。
技術介紹
1、三維疊層互補晶體管器件(complementary?field?effect?transistor，可縮寫為cfet)包括垂直堆疊的n型晶體管和p型晶體管，以提高cmos器件的集成密度。另外，環柵晶體管相對于平面晶體管和鰭式場效應晶體管具有較高的柵控能力等優勢，因此當cfet器件包括的n型晶體管和p型晶體管均采用環柵晶體管時可以提高該cmos器件的工作性能。
2、在一些的應用場景中，需要cfet器件中的n型環柵晶體管和p型環柵晶體管具有不同的溝道導通特性，以滿足相應的工作需求。但是，現有的制造方法難以實現上述cfet器件的制造，導致包括n型環柵晶體管和p型環柵晶體管的現有cfet器件的實際工作性能并不佳、且集成難度較大。
技術實現思路
1、本專利技術的目的在于提供一種半導體器件及其制造方法，用于使得沿半導體基底的厚度方向間隔分布的n型環柵晶體管和p型環柵晶體管中的溝道區具有不同的電學導通特性，提高半導體器件在不同應用場景下的適用性，且提升半導體器件的良率。
2、為了實現上述目的，第一方面，本專利技術提供了一種半導體器件，該半導體器件包括：第一半導體基底、n型環柵晶體管、p型環柵晶體管、鍵合隔離層和絕緣層。沿第一半導體基底的厚度方向，n型環柵晶體管和p型環柵晶體管間隔設置在第一半導體基底上。鍵合隔離層設置在n型環柵晶體管包括的第一柵堆疊結構和p型環柵晶體管包括的第二柵堆疊結構之間。在n型
3、采用上述技術方案的情況下，本專利技術提供的半導體器件中，n型環柵晶體管和p型環柵晶體管沿半導體基底的厚度方向間隔分布，此時n型環柵晶體管和p型環柵晶體管可以構成三維疊層互補晶體管器件，以利于提高半導體器件的集成度，利于實現半導體器件的縮微。另外，因不同的半導體材料具有不同的載流子導通特性，故當上述n型環柵晶體管包括的第一溝道區和p型環柵晶體管包括的第二溝道區的材料不同時，利于使得第一溝道區和第二溝道區具有不同的電學導通特性。而不同晶向的溝道區也具有不同的載流子導通特性(如[100]晶向的溝道區利于電子的傳輸，而[110]晶向的溝道區利于空穴的傳輸)，故當上述n型環柵晶體管包括的第一溝道區和p型環柵晶體管包括的第二溝道區的晶向不同時，利于使得第一溝道區和第二溝道區具有不同的電學導通特性。由此可見，可以根據不同的應用場景需求，分別對第一溝道區和第二溝道區的材料和/或晶向進行設置，使得n型環柵晶體管和p型環柵晶體管均具有滿足相應工作要求的驅動性能，提高半導體器件在不同應用場景下的適用性。
4、另外，上述鍵合隔離層設置在n型環柵晶體管包括的第一柵堆疊結構和p型環柵晶體管包括的第二柵堆疊結構之間，不僅能夠降低n型環柵晶體管和p型環柵晶體管之間的漏電和干擾。而且在n型環柵晶體管包括的第一溝道區和p型環柵晶體管包括的第二溝道區中，位于上方的一者通過鍵合隔離層鍵合互連在位于下方的一者的上方。同時，絕緣層設置在n型環柵晶體管包括的第一源/漏區和p型環柵晶體管包括的第二源/漏區之間。基于此，在實際的制造過程中，用于制造第一溝道區的第一疊層和用于制造第二溝道區的第二疊層中，位于上方的一者在形成第一源/漏區和第二源/漏區之前就通過鍵合隔離層鍵合互連在位于下方的一者的上方，此時還未形成下層晶體管，n型環柵晶體管和p型環柵晶體管均無須受到低溫工藝的限制，利于提高n型環柵晶體管和p型環柵晶體管的良率。而在鍵合并形成鰭狀結構后，可以通過源漏刻蝕的方式再分別形成第一源/漏區和第二源/漏區、以及位于二者之間的絕緣層，不僅能夠通過鍵合的方式實現第一溝道區和第二溝道區的材料和/或晶向不同，而且還能夠解決現有順序集成方式中n型環柵晶體管和p型環柵晶體管中位于上方的一者受到低溫工藝的限制而導致自身性能較差的問題，提高半導體器件的工作性能和良率。并且，上述第一溝道區和第二溝道區自對準，提高集成度的同時，還利于降低后續互連工藝難度。
5、在一種示例中，上述第二溝道區的材料的載流子遷移率，大于第一溝道區的材料的載流子遷移率。
6、在一種示例中，上述第一溝道區的晶向為[100]晶向，第二溝道區的晶向為[110]晶向。
7、在一種示例中，上述第一溝道區或第二溝道區的材料包括硅、鍺硅或鍺。其中，第二溝道區的材料內的鍺含量大于第一溝道區的材料內的鍺含量。
8、在一種示例中，上述鍵合隔離層包括沿第一半導體基底的厚度方向層疊設置的至少兩層鍵合隔離子層，至少一層鍵合隔離子層的材料不同于其余鍵合隔離子層的材料。
9、在一種示例中，上述鍵合隔離層的厚度大于等于20nm、且小于等于70nm。
10、第二方面，本專利技術提供了一種半導體器件的制造方法，該半導體器件的制造方法包括：首先，提供一第一半導體基底。接下來，在第一半導體基底上形成n型環柵晶體管、p型環柵晶體管、鍵合隔離層和絕緣層。其中，n型環柵晶體管和p型環柵晶體管沿第一半導體基底的厚度方向間隔設置在第一半導體基底上。鍵合隔離層設置在n型環柵晶體管包括的第一柵堆疊結構和p型環柵晶體管包括的第二柵堆疊結構之間。在n型環柵晶體管包括的第一溝道區和p型環柵晶體管包括的第二溝道區中，位于上方的一者通過鍵合隔離層鍵合互連在位于下方的一者的上方。絕緣層設置在n型環柵晶體管包括的第一源/漏區和p型環柵晶體管包括的第二源/漏區之間。絕緣層和鍵合隔離層相鄰。第一溝道區和第二溝道區的材料和/或晶向不同，且第一溝道區和第二溝道區自對準。
11、在一種示例中，在第一半導體基底上形成n型環柵晶體管、p型環柵晶體管、鍵合隔離層和絕緣層，包括：在第一半導體基底上形成鰭狀結構。沿第一半導體基底的厚度方向，鰭狀結構包括間隔設置的第一疊層和第二疊層，以及位于第一疊層和第二疊層之間的鍵合隔離層。第一疊層包括交替層疊設置的第一犧牲層和第一溝道層，且在第一疊層中位于頂層和位于底層的膜層均為第一犧牲層。第二疊層包括交替層疊設置的第二犧牲層和第二溝道層，且第二疊層中位于頂層和位于底層的膜層均為第二犧牲層。第一犧牲層和第二犧牲層的材料分別不同于第一溝道層和第二溝道層的材料。接下來，形成橫跨在鰭狀結構上的第一掩膜結構。接下來，去除鰭狀結構暴露在第一掩膜結構之外的部分。接下來，沿鰭狀結構的長度方向，在剩余的第一疊層的兩側形成第一源/漏區。接下來，形成絕緣層。接下來，沿鰭狀結構的長度方向，在剩余的第二疊層的兩側形成第二源/漏區。接下來，去除至少部分第一掩膜結構；并去除剩余的第一犧牲層和剩余的第二犧牲層，以使剩余的第一溝道層形成第一溝道區，并使剩余的第二溝道層形成第二溝道區。接下來，形成環繞在第一溝道區本文檔來自技高網...
【技術保護點】
1.一種半導體器件，其特征在于，包括：第一半導體基底；
2.根據權利要求1所述的半導體器件，其特征在于，所述第二溝道區的材料的載流子遷移率，大于所述第一溝道區的材料的載流子遷移率；
3.根據權利要求1所述的半導體器件，其特征在于，所述第一溝道區或所述第二溝道區的材料包括硅、鍺硅或鍺；
4.根據權利要求1所述的半導體器件，其特征在于，所述鍵合隔離層包括沿所述第一半導體基底的厚度方向層疊設置的至少兩層鍵合隔離子層，至少一層所述鍵合隔離子層的材料不同于其余所述鍵合隔離子層的材料。
5.根據權利要求1所述的半導體器件，其特征在于，所述鍵合隔離層的厚度大于等于20nm、且小于等于70nm。
6.一種半導體器件的制造方法，其特征在于，包括：
7.根據權利要求6所述的半導體器件的制造方法，其特征在于，所述在所述第一半導體基底上形成N型環柵晶體管、P型環柵晶體管、鍵合隔離層和絕緣層，包括：
8.根據權利要求7所述的半導體器件的制造方法，其特征在于，所述在所述第一半導體基底上形成鰭狀結構，包括：
9.根
10.根據權利要求8所述的半導體器件的制造方法，其特征在于，所述第二掩膜結構包括沿所述半導體基底的厚度方向依次設置的第一掩膜層、第二掩膜層和第三掩膜層；
...【技術特征摘要】
1.一種半導體器件，其特征在于，包括：第一半導體基底；
2.根據權利要求1所述的半導體器件，其特征在于，所述第二溝道區的材料的載流子遷移率，大于所述第一溝道區的材料的載流子遷移率；
3.根據權利要求1所述的半導體器件，其特征在于，所述第一溝道區或所述第二溝道區的材料包括硅、鍺硅或鍺；
4.根據權利要求1所述的半導體器件，其特征在于，所述鍵合隔離層包括沿所述第一半導體基底的厚度方向層疊設置的至少兩層鍵合隔離子層，至少一層所述鍵合隔離子層的材料不同于其余所述鍵合隔離子層的材料。
5.根據權利要求1所述的半導體器件，其特征在于，所述鍵合隔離層的厚度大于等于20nm、且小于等于70...
【專利技術屬性】
技術研發人員：李永亮，劉昊炎，張曦，王曉磊，羅軍，
申請(專利權)人：北京知識產權運營管理有限公司，
類型：發明
國別省市：
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