【技術實現步驟摘要】
【國外來華專利技術】
本原理的實施例總體涉及對半導體基板的半導體處理。
技術介紹
1、在傳統工藝中，半導體芯片在產線前端(front?end?of?the?line；feol)工藝中被制造，并且再分布層(rdl)在隨后的封裝工藝中被形成，以允許與芯片的電連接。然而，rdl降低了芯片的輸入/輸出(io)密度，因為連接到rdl需要額外的空間。在一些情況下，提供連接的扇出方法可以進一步降低芯片的io密度。為了允許正確的連接，類似的低io密度連接形成在基板上，以與產線后端(back?end?of?the?line；beol)工藝中芯片上的rdl連接對齊。然后使用熱壓接合工藝將芯片接合到基板上，并使用焊料凸塊將rdl連接到印刷電路板(pcb)上。rdl的形成和降低的io密度增加了制造工藝的成本和零件數量。此外，硅基板的圓形形狀限制了基板上可以接合矩形芯片的有效面積，進一步增加了單位制造成本。
2、因此，專利技術人已經提供了用于增加io密度的方法，允許更高的芯片連接帶寬，同時減少制造部件數量和成本。
技術實現思路
1、本文提供了用于通過芯片與先進矩形基板面板的混合接合來增加io連接密度的架構和方法。
2、在一些實施例中，一種用于接合半導體表面的方法可以包括：在硅基基板上形成第一半導體結構，第一半導體結構具有在所述半導體結構的第一頂表面上的第一組暴露的導電連接，其中第一組暴露的導電連接散布在第一非導電材料層中，并且其中第一組暴露的導電連接具有小于約10微米的節距；形成先進矩形基板面板，所述先進
3、在一些實施例中，所述方法可以進一步包括：其中第二非導電材料層是聚酰亞胺；其中混合接合工藝在約200℃或更低的溫度下執行；其中先進矩形基板面板沒有核心、有機核心或玻璃核心；其中第一非導電材料層是與第二非導電材料層的第二介電材料不同的第一介電材料；在執行混合接合工藝之前，將先進矩形基板面板化學機械拋光(cmp)至約0.5nm或更小的表面粗糙度(ra)；其中先進矩形基板面板為約510mm×約515mm；其中先進矩形基板面板為約205mm×約257.5mm；其中第一半導體結構在沒有受控崩塌芯片連接(c4)層的情況下形成；其中第一半導體結構是使用產線前端(feol)工藝形成的芯片或小芯片；其中使用產線前端(feol)工藝形成先進矩形基板面板；和/或其中所述方法用于在先進矩形基板面板的兩側上形成異質集成架構。
4、在一些實施例中，所述方法還可以進一步包括：在硅基基板上形成第二半導體結構，第二半導體結構具有在第二半導體結構的第二頂表面上的第三組暴露的導電連接，其中第三組暴露的導電連接散布在第三非導電材料層中，并且其中第三組暴露的導電連接具有小于約10微米的節距；將先進矩形基板面板形成為具有在先進矩形基板面板的底表面上的第四組暴露的導電連接，其中第四組暴露的導電連接散布在與第三非導電材料層不同的第四非導電材料層中；以及使用混合接合工藝將第二半導體結構的第二頂表面接合到先進矩形基板面板的底表面以將第三非導電材料層直接接合至第四非導電材料層，并將第三組暴露的導電連接直接接合至第四組暴露的導電連接，其中接合至先進矩形基板的頂表面的第一半導體結構和接合至先進矩形基板的底表面的第二半導體結構處于高帶寬電通信。
5、在一些實施例中，一種用于接合半導體表面的方法可以包括：在硅基基板上形成半導體結構，所述半導體結構具有在半導體結構的頂表面上的第一組暴露的導電連接，其中第一組暴露的導電連接散布在第一非導電材料層中，并且其中半導體結構是在沒有受控崩塌芯片連接(c4)層的情況下使用產線前端(feol)工藝形成的芯片或小芯片；形成先進矩形基板面板，所述先進矩形基板面板具有在先進矩形基板面板的頂表面上的第二組暴露的導電連接，其中第二組暴露的導電連接散布在與第一非導電材料層不同的第二非導電材料層中；以及使用混合接合工藝將半導體結構的頂表面接合到先進矩形基板面板的頂表面上，以將第一非導電材料層直接接合至第二非導電材料層，并將第一組暴露的導電連接件直接接合至第二組暴露的導電連接。
6、在一些實施例中，所述方法可以進一步包括：其中第一組暴露的導電連接具有小于約10微米的節距，并且其中第二組暴露的導電連接具有小于約10微米的節距；其中混合接合工藝在約200℃或更低的溫度下執行；和/或其中先進矩形基板面板沒有核心、有機核心或玻璃核心。
7、在一些實施例中，一種其上存儲有指令的非暫時性計算機可讀介質，所述指令在被執行時使得執行用于接合半導體表面的方法，所述方法可包括在硅基基板上形成半導體結構，所述半導體結構具有在半導體結構的頂表面上的第一組暴露的導電連接，其中第一組暴露的導電連接散布在第一非導電材料層中，并且其中第一組暴露的導電連接具有小于約10微米的節距；形成先進矩形基板面板，所述先進矩形基板面板具有在先進矩形基板面板的頂表面上的第二組暴露的導電連接，其中第二組暴露的導電連接散布在與第一非導電材料層不同的第二非導電材料層中，并且其中第二組暴露的導電連接具有小于約10微米的節距；以及使用混合接合工藝將半導體結構的頂表面接合到先進矩形基板面板的頂表面，以將第一非導電材料層直接接合到第二非導電材料層，并將第一組暴露的導電連接直接接合到第二組暴露的導電連接。
8、在一些實施例中，所述非暫時性計算機可讀介質的方法可以進一步包括：在執行混合接合工藝之前，將先進矩形基板面板化學機械拋光(cmp)至約0.5nm或更小的表面粗糙度(ra)；或者使用等離子體工藝活化先進矩形基板面板的頂表面；其中半導體結構是在沒有受控崩塌芯片連接(c4)層的情況下使用產線前端(feol)工藝形成的芯片或小芯片；和/或其中先進矩形基板面板是使用產線前端(feol)工藝形成的。
9、下文公開其他和進一步的實施例。
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1.一種用于接合半導體表面的方法，包括以下步驟：
2.如權利要求1所述的方法，其中所述第二非導電材料層是聚酰亞胺。
3.如權利要求1所述的方法，其中所述混合接合工藝在約200℃或更低的溫度下進行。
4.如權利要求1所述的方法，其中所述先進矩形基板面板沒有核心、有機核心或玻璃核心。
5.如權利要求1所述的方法，其中所述第一非導電材料層是與所述第二非導電材料層的第二介電材料不同的第一介電材料。
6.如權利要求1所述的方法，進一步包括以下步驟：
7.如權利要求1所述的方法，進一步包括以下步驟：
8.如權利要求1所述的方法，其中所述先進矩形基板面板為約510mm×約515mm。
9.如權利要求1所述的方法，其中所述先進矩形基板面板為約205mm×約257.5mm。
10.如權利要求1所述的方法，其中所述第一半導體結構形成為沒有受控崩塌芯片連接(C4)層。
11.如權利要求1所述的方法，其中所述第一半導體結構是使用產線前端(FEOL)工藝形成的芯片或小芯片。
13.如權利要求1所述的方法，所述方法用于在所述先進矩形基板面板的兩側上形成異質集成架構。
14.一種用于接合半導體表面的方法，包括以下步驟：
15.如權利要求14所述的方法，其中所述第一組暴露的導電連接具有小于約10微米的節距，并且其中所述第二組暴露的導電連接具有小于約10微米的節距。
16.如權利要求14所述的方法，其中所述混合接合工藝在約200℃或更低的溫度下執行。
17.如權利要求14所述的方法，其中所述先進矩形基板面板沒有核心、有機核心或玻璃核心。
18.一種非暫時性計算機可讀介質，所述非暫時性計算機可讀介質上存儲有指令，所述指令在被執行時使得執行用于接合半導體表面的方法，所述方法包括以下步驟：
19.如權利要求18所述的非暫時性計算機可讀介質，所述方法進一步包括以下步驟：
20.如權利要求18所述的非暫時性計算機可讀介質，其中
...【技術特征摘要】
【國外來華專利技術】
1.一種用于接合半導體表面的方法，包括以下步驟：
2.如權利要求1所述的方法，其中所述第二非導電材料層是聚酰亞胺。
3.如權利要求1所述的方法，其中所述混合接合工藝在約200℃或更低的溫度下進行。
4.如權利要求1所述的方法，其中所述先進矩形基板面板沒有核心、有機核心或玻璃核心。
5.如權利要求1所述的方法，其中所述第一非導電材料層是與所述第二非導電材料層的第二介電材料不同的第一介電材料。
6.如權利要求1所述的方法，進一步包括以下步驟：
7.如權利要求1所述的方法，進一步包括以下步驟：
8.如權利要求1所述的方法，其中所述先進矩形基板面板為約510mm×約515mm。
9.如權利要求1所述的方法，其中所述先進矩形基板面板為約205mm×約257.5mm。
10.如權利要求1所述的方法，其中所述第一半導體結構形成為沒有受控崩塌芯片連接(c4)層。
11.如權利要求1所述的方法，其中所述第一半導體結構是使用產線前端(feol)工藝形成的...
【專利技術屬性】
技術研發人員：A·潘喬里，M·L·伯恩特，R·P·許默勒，A·尚塔拉姆，V·迪卡普里奧，
申請(專利權)人：應用材料公司，
類型：發明
國別省市：
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