【技術實現步驟摘要】
本專利技術涉及ate測試設備時鐘同步，特別涉及一種基于低速時鐘同步高速時鐘的系統及其方法、裝置、介質。
技術介紹
1、在具備多個板卡的ate測試設備中，不同板卡上使用的時鐘源不同，即使時鐘源是同頻的也會出現一定的頻偏。由于頻偏的存在，長時間使用后，不同板卡上的時鐘會出現錯位，導致板卡間的控制和數據發生錯位，導致控制不同步和數據不同步，影響ate測試設備的正常運行。
2、在一些相關技術中，提出了一些采用外部時鐘來同步板卡內時鐘的方案，例如采用一個外部時鐘同步一個板卡內時鐘，或者將多個外部時鐘源同步到一個內部時鐘域上，但是這就要求外部時鐘與板卡內時鐘的相位相同，以及板卡內時鐘的頻率是外部時鐘的整數倍。因此，相關技術的時鐘同步對外部時鐘和板卡內時鐘的要求較高，導致硬件復雜度和設計難度較高。
技術實現思路
1、本專利技術旨在至少解決現有技術中存在的技術問題之一。為此，本專利技術提出一種基于低速時鐘同步高速時鐘的系統及其方法、裝置、介質，能夠在內部時鐘和外部時鐘之間沒有限制關系的情況下實現一個外部時鐘同步多個內部時鐘，降低硬件復雜度。
2、第一方面，本專利技術實施例提供了一種基于低速時鐘同步高速時鐘的系統，包括：
3、外部時鐘源，所述外部時鐘源用于輸出外部時鐘；
4、多個接收設備，所述接收設備包括外部時鐘上升沿采集器、內部時鐘計數器、同步仲裁器、偏移處理模塊、同步處理器和后級處理器，所述外部時鐘上升沿采集器與所述外部時鐘源相連接，所述外部時鐘上
5、其中，所述外部時鐘上升沿采集器響應于所述外部時鐘的上升沿向所述同步仲裁器輸出上升沿采集信號，所述內部時鐘計數器用于對內部時鐘的觸發沿進行計數，當觸發沿的計數值達到預設的周期計數值后輸出周期完成信號，所述周期計數值用于表征所述外部時鐘的周期與所述內部時鐘的周期之間的倍數，所述外部時鐘的周期大于所述內部時鐘的周期；
6、其中，所述同步仲裁器用于在所述周期完成信號和所述上升沿采集信號不同時到達的情況下，觸發所述偏移處理模塊向所述同步處理器發出同步觸發信號；
7、其中，所述同步處理器響應于所述同步觸發信號，基于所述內部時鐘與所述外部時鐘之間的偏移量將所述后級處理器的處理周期調整至與所述外部時鐘相同。
8、根據本專利技術的一些實施例，所述偏移處理模塊包括停止處理器，所述停止處理器的輸出端與所述同步處理器的輸入端相連接，所述停止處理器的輸入端與所述同步仲裁器的輸出端相連接；
9、其中，當所述上升沿采集信號晚于所述周期完成信號到達所述同步仲裁器，所述同步仲裁器用于觸發所述停止處理器向所述同步處理器輸出暫停使能信號，所述同步處理器響應于所述暫停使能信號，根據所述周期完成信號和所述上升沿采集信號的到達時間差確定暫停時長，基于所述暫停時長控制所述后級處理器暫停運行；
10、其中，當所述外部時鐘上升沿采集器檢測到下一個所述上升沿采集信號，通過所述同步處理器重新啟動所述后級處理器的下一個處理周期。
11、根據本專利技術的一些實施例，所述偏移處理模塊還包括提前處理器，所述提前處理器的輸出端與所述同步處理器的輸入端相連接，所述提前處理器的輸入端分別與所述同步仲裁器的輸出端相連接；
12、其中，當所述上升沿采集信號早于所述周期完成信號到達所述同步仲裁器，所述同步仲裁器用于觸發所述提前處理器向所述同步處理器輸出提前使能信號，所述同步處理器響應于所述提前使能信號，根據所述到達時間差確定提前時長，基于所述提前時長確定當前周期的目標事項，控制所述后級處理器提前處理所述目標事項并啟動下一個所述處理周期。根據本專利技術的一些實施例，所述外部時鐘上升沿采集器與所述內部時鐘計數器相連接，所述內部時鐘計數器響應于所述上升沿采集信號清零所述觸發沿的計數值。
13、第二方面，本專利技術實施例提供了一種基于低速時鐘同步高速時鐘的方法，應用于第一方面所述的基于低速時鐘同步高速時鐘的系統，所述方法包括：
14、外部時鐘源將外部時鐘發送至每個接收設備，通過外部時鐘上升沿采集器檢測所述外部時鐘的上升沿后向同步仲裁器發送上升沿采集信號；
15、通過內部時鐘計數器對內部時鐘的觸發沿進行計數，當所述觸發沿的計數值達到預設的周期計數值，向所述同步仲裁器發送周期完成信號，其中，所述周期計數值用于表征所述外部時鐘的周期與所述內部時鐘的周期之間的倍數，所述外部時鐘的周期大于所述內部時鐘的周期；
16、當所述上升沿采集信號和所述周期完成信號不同時到達，所述同步仲裁器觸發偏移處理模塊向同步處理器發出同步觸發信號，所述同步處理器基于所述內部時鐘與所述外部時鐘之間的偏移量，將后級處理器的處理周期調整至與所述外部時鐘相同。
17、根據本專利技術的一些實施例，所述偏移處理模塊包括停止處理器和提前處理器，所述停止處理器的輸出端和所述提前處理器的輸出端分別與所述同步處理器的輸入端相連接，所述停止處理器的輸入端和所述提前處理器的輸入端分別與所述同步仲裁器的輸出端相連接；
18、所述同步仲裁器觸發偏移處理模塊向同步處理器發出同步觸發信號，所述同步處理器基于所述內部時鐘與所述外部時鐘之間的偏移量，將后級處理器的處理周期調整至與所述外部時鐘相同，包括：
19、當所述上升沿采集信號晚于所述周期完成信號到達所述同步仲裁器，所述同步仲裁器觸發所述停止處理器向所述同步處理器輸出暫停使能信號；
20、所述同步處理器響應于所述暫停使能信號，根據所述周期完成信號和所述上升沿采集信號的到達時間差確定暫停時長，基于所述暫停時長控制所述后級處理器暫停運行；
21、當所述外部時鐘上升沿采集器檢測到下一個所述上升沿采集信號，通過所述同步處理器重新啟動所述后級處理器的下一個處理周期。
22、根據本專利技術的一些實施例，所述同步仲裁器觸發偏移處理模塊向同步處理器發出同步觸發信號，所述同步處理器基于所述內部時鐘與所述外部時鐘之間的偏移量，將后級處理器的處理周期調整至與所述外部時鐘相同，包括：
23、當所述上升沿采集信號早于所述周期完成信號到達所述同步仲裁器，所述同步仲裁器觸發所述提前處理器向所述同步處理器輸出所述提前使能信號；
24、所述同步處理器響應于所述提前使能信號，根據所述到達時間差確定提前時長；
25、基于所述提前時長確定當前周期的目標事項，控制所述后級處理器提前處理所述目標事項并啟動下一個所述處理周期。
26、根據本專利技術的一些實施例，所述外部時鐘上升沿采集器與所述內部時鐘計數器相連接，在向所述同步仲裁器發送周期完成信號之后，所述方法還包括：
27、所述內部時鐘計數器停止計數；
28、當獲取到所述上升沿采集信號本文檔來自技高網...
【技術保護點】
1.一種基于低速時鐘同步高速時鐘的系統，其特征在于，包括：
2.根據權利要求1所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述偏移處理模塊包括停止處理器，所述停止處理器的輸出端與所述同步處理器的輸入端相連接，所述停止處理器的輸入端與所述同步仲裁器的輸出端相連接；
3.根據權利要求2所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述偏移處理模塊還包括提前處理器，所述提前處理器的輸出端與所述同步處理器的輸入端相連接，所述提前處理器的輸入端分別與所述同步仲裁器的輸出端相連接；
4.根據權利要求1所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述外部時鐘上升沿采集器與所述內部時鐘計數器相連接，其中，所述內部時鐘計數器在輸出所述周期完成信號后停止計數，并響應于所述上升沿采集信號清零所述觸發沿的計數值后重啟計數。
5.一種基于低速時鐘同步高速時鐘的方法，其特征在于，應用于權利要求1至4任意一項所述的基于低速時鐘同步高速時鐘的系統，所述方法包括：
6.根據權利要求5所述的基于低速時鐘同步高速時鐘的方法，其特征在于，所述偏
7.根據權利要求6所述的基于低速時鐘同步高速時鐘的方法，其特征在于，所述同步仲裁器觸發偏移處理模塊向同步處理器發出同步觸發信號，所述同步處理器基于所述內部時鐘與所述外部時鐘之間的偏移量，將后級處理器的處理周期調整至與所述外部時鐘相同，包括：
8.根據權利要求5所述的基于低速時鐘同步高速時鐘的方法，其特征在于，所述外部時鐘上升沿采集器與所述內部時鐘計數器相連接，在向所述同步仲裁器發送周期完成信號之后，所述方法還包括：
9.一種基于低速時鐘同步高速時鐘的裝置，其特征在于，包括至少一個控制處理器和用于與所述至少一個控制處理器通信連接的存儲器；所述存儲器存儲有可被所述至少一個控制處理器執行的指令，所述指令被所述至少一個控制處理器執行，以使所述至少一個控制處理器能夠執行如權利要求5至8任一項所述的基于低速時鐘同步高速時鐘的方法。
10.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質存儲有計算機可執行指令，所述計算機可執行指令用于使計算機執行如權利要求5至8任一項所述的基于低速時鐘同步高速時鐘的方法。
...【技術特征摘要】
1.一種基于低速時鐘同步高速時鐘的系統，其特征在于，包括：
2.根據權利要求1所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述偏移處理模塊包括停止處理器，所述停止處理器的輸出端與所述同步處理器的輸入端相連接，所述停止處理器的輸入端與所述同步仲裁器的輸出端相連接；
3.根據權利要求2所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述偏移處理模塊還包括提前處理器，所述提前處理器的輸出端與所述同步處理器的輸入端相連接，所述提前處理器的輸入端分別與所述同步仲裁器的輸出端相連接；
4.根據權利要求1所述的基于低速時鐘同步高速時鐘的系統，其特征在于，所述外部時鐘上升沿采集器與所述內部時鐘計數器相連接，其中，所述內部時鐘計數器在輸出所述周期完成信號后停止計數，并響應于所述上升沿采集信號清零所述觸發沿的計數值后重啟計數。
5.一種基于低速時鐘同步高速時鐘的方法，其特征在于，應用于權利要求1至4任意一項所述的基于低速時鐘同步高速時鐘的系統，所述方法包括：
6.根據權利要求5所述的基于低速時鐘同步高速時鐘的方法，其特征在于，所述偏移處理模塊包括停止處理器和提前處理器，所述停止處理器的輸出端和所述提前處理器的輸出端分...
【專利技術屬性】
技術研發人員：龐賢明，張華贊，
申請(專利權)人：珠海芯業測控有限公司，
類型：發明
國別省市：
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