【技術(shù)實(shí)現(xiàn)步驟摘要】
本公開(kāi)實(shí)施例涉及半導(dǎo)體，尤其涉及一種存儲(chǔ)器控制器及其操作方法、存儲(chǔ)器系統(tǒng)。
技術(shù)介紹
1、近年來(lái)，半導(dǎo)體集成電路行業(yè)經(jīng)歷了快速發(fā)展。隨著半導(dǎo)體制造工藝的不斷進(jìn)步，半導(dǎo)體器件的特征尺寸不斷縮小，存儲(chǔ)器的集成密度也越來(lái)越高，其性能也越來(lái)越強(qiáng)大。其中，易失性存儲(chǔ)器需要電力來(lái)維持其數(shù)據(jù)，而非易失性存儲(chǔ)器可在未供電時(shí)保留所存儲(chǔ)的數(shù)據(jù)。
2、雖然更小的器件尺寸顯著提高了的存儲(chǔ)器的容量，但這也使得提高存儲(chǔ)器的存儲(chǔ)空間利用率以及提高存儲(chǔ)器的可靠性變得越來(lái)越具有挑戰(zhàn)性。
技術(shù)實(shí)現(xiàn)思路
1、本公開(kāi)提供一種存儲(chǔ)器控制器及其操作方法、存儲(chǔ)器系統(tǒng)。
2、第一方面，本公開(kāi)提供一種存儲(chǔ)器控制器，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器；
3、所述緩存器被配置為緩存第一邏輯地址組；其中，所述第一邏輯地址組用于指示連續(xù)的n個(gè)第一邏輯地址，n為大于1的整數(shù)；n個(gè)所述第一邏輯地址所對(duì)應(yīng)的n筆第一數(shù)據(jù)的數(shù)據(jù)類型相同；
4、所述處理器被配置為基于所述第一邏輯地址組生成第一標(biāo)識(shí)碼，并將所述第一標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第一標(biāo)識(shí)碼用于指示n筆所述第一數(shù)據(jù)的數(shù)據(jù)類型。
5、在一些實(shí)施例中，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的n個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第n個(gè)所述第一邏輯地址；所述處理器具體被配置為：
6、基于連續(xù)的n個(gè)所述第一邏輯地址確定所述起始邏輯地址和所述邏輯地址長(zhǎng)度
7、在一些實(shí)施例中，所述緩存器還被配置為緩存第二邏輯地址組；其中，所述第二邏輯地址組用于指示連續(xù)的m個(gè)第二邏輯地址，m為大于1的整數(shù)；m個(gè)所述第二邏輯地址所對(duì)應(yīng)的m筆第二數(shù)據(jù)的數(shù)據(jù)類型相同；所述第二數(shù)據(jù)的數(shù)據(jù)類型和所述第一數(shù)據(jù)的數(shù)據(jù)類型不同；
8、所述處理器還被配置為基于所述第二邏輯地址組生成第二標(biāo)識(shí)碼，并將所述第二標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第二標(biāo)識(shí)碼用于指示m筆所述第二數(shù)據(jù)的數(shù)據(jù)類型；所述第二標(biāo)識(shí)碼和所述第一標(biāo)識(shí)碼不同。
9、在一些實(shí)施例中，所述緩存器還被配置為緩存p個(gè)第三邏輯地址，p為大于0的整數(shù)；其中，p個(gè)所述第三邏輯地址不連續(xù)；
10、所述處理器還被配置為基于p個(gè)所述第三邏輯地址分別生成對(duì)應(yīng)的p個(gè)第三標(biāo)識(shí)碼，并將所述第三標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第三標(biāo)識(shí)碼用于指示所述第三邏輯地址所對(duì)應(yīng)的第三數(shù)據(jù)的數(shù)據(jù)類型。
11、在一些實(shí)施例中，所述存儲(chǔ)器控制器被配置為：接收多個(gè)邏輯地址和多個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)；其中，所述邏輯地址包括所述第一邏輯地址和/或所述第三邏輯地址；
12、所述處理器還被配置為：
13、判斷接收的多個(gè)所述邏輯地址是否連續(xù)以及多個(gè)所述邏輯地址所對(duì)應(yīng)的數(shù)據(jù)的數(shù)據(jù)類型是否相同，生成判斷結(jié)果；
14、在所述判斷結(jié)果指示多個(gè)所述邏輯地址連續(xù)，且多個(gè)所述邏輯地址所對(duì)應(yīng)的數(shù)據(jù)的數(shù)據(jù)類型相同時(shí)，基于所述判斷結(jié)果，生成所述第一標(biāo)識(shí)碼。
15、在一些實(shí)施例中，所述處理器還被配置為：
16、在所述判斷結(jié)果指示多個(gè)所述邏輯地址不連續(xù)時(shí)，基于所述判斷結(jié)果，生成多個(gè)所述第三標(biāo)識(shí)碼。
17、在一些實(shí)施例中，所述處理器還被配置為：
18、基于所述第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)的容量之和達(dá)到預(yù)設(shè)容量，將所述緩存器中的所述第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)存儲(chǔ)至存儲(chǔ)器裝置；
19、或者，
20、基于來(lái)自主機(jī)的斷電命令和/或檢測(cè)到異常斷電，將所述緩存器中的第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)存儲(chǔ)至存儲(chǔ)器裝置。
21、第二方面，本公開(kāi)提供一種存儲(chǔ)器控制器的操作方法，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器，所述操作方法包括：
22、所述緩存器緩存第一邏輯地址組；其中，所述第一邏輯地址組用于指示連續(xù)的n個(gè)第一邏輯地址，n為大于1的整數(shù)；n個(gè)所述第一邏輯地址所對(duì)應(yīng)的n筆第一數(shù)據(jù)的數(shù)據(jù)類型相同；
23、所述處理器基于所述第一邏輯地址組生成第一標(biāo)識(shí)碼，并將所述第一標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第一標(biāo)識(shí)碼用于指示n筆所述第一數(shù)據(jù)的數(shù)據(jù)類型。
24、在一些實(shí)施例中，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的n個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第n個(gè)所述第一邏輯地址；所述操作方法還包括：
25、所述處理器基于連續(xù)的n個(gè)所述第一邏輯地址確定所述起始邏輯地址和所述邏輯地址長(zhǎng)度。
26、在一些實(shí)施例中，所述操作方法還包括：
27、所述緩存器緩存第二邏輯地址組；其中，所述第二邏輯地址組用于指示連續(xù)的m個(gè)第二邏輯地址，m為大于1的整數(shù)；m個(gè)所述第二邏輯地址所對(duì)應(yīng)的m筆第二數(shù)據(jù)的數(shù)據(jù)類型相同；所述第二數(shù)據(jù)的數(shù)據(jù)類型和所述第一數(shù)據(jù)的數(shù)據(jù)類型不同；
28、所述處理器基于所述第二邏輯地址組生成第二標(biāo)識(shí)碼，并將所述第二標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第二標(biāo)識(shí)碼用于指示m筆所述第二數(shù)據(jù)的數(shù)據(jù)類型；所述第二標(biāo)識(shí)碼和所述第一標(biāo)識(shí)碼不同。
29、在一些實(shí)施例中，所述操作方法還包括：
30、所述緩存器緩存p個(gè)第三邏輯地址，p為大于0的整數(shù)；其中，p個(gè)所述第三邏輯地址不連續(xù)；
31、所述處理器基于p個(gè)所述第三邏輯地址分別生成對(duì)應(yīng)的p個(gè)第三標(biāo)識(shí)碼，并將所述第三標(biāo)識(shí)碼緩存至所述緩存器中；其中，所述第三標(biāo)識(shí)碼用于指示所述第三邏輯地址所對(duì)應(yīng)的第三數(shù)據(jù)的數(shù)據(jù)類型。
32、在一些實(shí)施例中，所述操作方法還包括：
33、接收多個(gè)邏輯地址和多個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)；其中，所述邏輯地址包括所述第一邏輯地址和/或所述第三邏輯地址；
34、所述處理器判斷接收的多個(gè)所述邏輯地址是否連續(xù)以及多個(gè)所述邏輯地址所對(duì)應(yīng)的數(shù)據(jù)的數(shù)據(jù)類型是否相同，生成判斷結(jié)果；
35、在所述判斷結(jié)果指示多個(gè)所述邏輯地址連續(xù)，且多個(gè)所述邏輯地址所對(duì)應(yīng)的數(shù)據(jù)的數(shù)據(jù)類型相同時(shí)，所述處理器基于所述判斷結(jié)果，生成所述第一標(biāo)識(shí)碼。
36、在一些實(shí)施例中，所述操作方法還包括：
37、在所述判斷結(jié)果指示多個(gè)所述邏輯地址不連續(xù)時(shí)，所述處理器基于所述判斷結(jié)果，生成多個(gè)所述第三標(biāo)識(shí)碼。
38、在一些實(shí)施例中，所述操作方法還包括：
39、所述處理器基于所述第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)的容量之和達(dá)到預(yù)設(shè)容量，將所述緩存器中的所述第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)存儲(chǔ)至存儲(chǔ)器裝置；
40、或者，
41、所述處理器基于來(lái)自主機(jī)的斷電命令和/或檢測(cè)到異常斷電，將所述緩存器中的第一標(biāo)識(shí)碼和n筆所述第一數(shù)據(jù)存儲(chǔ)至存儲(chǔ)器裝置。
42、第三方面，本公開(kāi)提供一種存儲(chǔ)器系統(tǒng)，所述存儲(chǔ)器系統(tǒng)包括：存儲(chǔ)器裝置以及與所述存儲(chǔ)器裝置耦接的存儲(chǔ)器控制器；所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器本文檔來(lái)自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
1.一種存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器；
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的N個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第N個(gè)所述第一邏輯地址；所述處理器具體被配置為：
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器控制器，其特征在于，
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器被配置為：接收多個(gè)邏輯地址和多個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)；其中，所述邏輯地址包括所述第一邏輯地址和/或所述第三邏輯地址；
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器控制器，其特征在于，所述處理器還被配置為：
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述處理器還被配置為：
8.一種存儲(chǔ)器控制器的操作方法，其特征在于，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器，所述操作方法包括：
9.根據(jù)權(quán)利要求8
10.根據(jù)權(quán)利要求8或9所述的操作方法，其特征在于，所述操作方法還包括：
11.根據(jù)權(quán)利要求8所述的操作方法，其特征在于，所述操作方法還包括：
12.根據(jù)權(quán)利要求11所述的操作方法，其特征在于，所述操作方法還包括：
13.根據(jù)權(quán)利要求12所述的操作方法，其特征在于，所述操作方法還包括：
14.根據(jù)權(quán)利要求8所述的操作方法，其特征在于，所述操作方法還包括：
15.一種存儲(chǔ)器系統(tǒng)，其特征在于，所述存儲(chǔ)器系統(tǒng)包括：存儲(chǔ)器裝置以及與所述存儲(chǔ)器裝置耦接的存儲(chǔ)器控制器；所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器；
16.根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的N個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第N個(gè)所述第一邏輯地址；所述處理器具體被配置為：
17.根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述緩存器還被配置為緩存P個(gè)第三邏輯地址，P為大于0的整數(shù)；其中，P個(gè)所述第三邏輯地址不連續(xù)；
18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述存儲(chǔ)器控制器被配置為：接收多個(gè)邏輯地址和多個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)；其中，所述邏輯地址包括所述第一邏輯地址和/或所述第三邏輯地址；
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述處理器還被配置為：
20.根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述處理器還被配置為：
...【技術(shù)特征摘要】
1.一種存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器；
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的n個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第n個(gè)所述第一邏輯地址；所述處理器具體被配置為：
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器控制器，其特征在于，
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器被配置為：接收多個(gè)邏輯地址和多個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)；其中，所述邏輯地址包括所述第一邏輯地址和/或所述第三邏輯地址；
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器控制器，其特征在于，所述處理器還被配置為：
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述處理器還被配置為：
8.一種存儲(chǔ)器控制器的操作方法，其特征在于，所述存儲(chǔ)器控制器包括緩存器以及與所述緩存器耦接的處理器，所述操作方法包括：
9.根據(jù)權(quán)利要求8所述的操作方法，其特征在于，所述第一邏輯地址組包括起始邏輯地址和邏輯地址長(zhǎng)度；其中，所述起始邏輯地址為連續(xù)的n個(gè)所述第一邏輯地址中的第1個(gè)所述第一邏輯地址或第n個(gè)所述第一邏輯地址；所述操作方法還包括：
10.根據(jù)權(quán)利要求8或9所述的操作方法，其特征在于，所述操作方法還包括：<...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：劉守錦，征進(jìn)，
申請(qǐng)(專利權(quán))人：長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司，
類型：發(fā)明
國(guó)別省市：
還沒(méi)有人留言評(píng)論。發(fā)表了對(duì)其他瀏覽者有用的留言會(huì)獲得科技券。