【技術實現步驟摘要】
本專利技術屬于adc的電容，具體涉及一種應用于adc的高速高精度電容陣列。
技術介紹
1、adc作為模數轉換器連接著模擬信號以及數字系統，是系統中的關鍵模塊。而電容陣列作為adc的核心模塊，決定了adc的精度。如sar?adc（逐次逼近型模數轉換器）中，dac構成二進制電容陣列其精度直接決定了adc的精度，特別是dnl（微分非線性）以及inl（積分非線性）性能。傳統的電容陣列頂板或者底板的寄生較大，導致其速度變慢。在12-bit?saradc中這個分辨率下，好的電容陣列設計能夠不依賴校準就能實現好的性能，避免校準帶來額外的設計復雜度。圖1為傳統電容單元，在電容的金屬層次增加之后，僅僅是增加了相同圖形的不同金屬層次，組成電容陣列之后對底板以及側壁的寄生都較大，降低了電容的匹配性。
技術實現思路
1、本專利技術的目的在于提供一種應用于adc的高速高精度電容陣列，通過優化單位電容的圖形以及電容陣列的排布方式，起到提高adc速度以及降低寄生電容從而提高速度的效果，可以有效解決上述
技術介紹
中提出的問題。
2、為實現上述目的，本專利技術提供如下技術方案：一種應用于adc的高速高精度電容陣列，該電容陣列經由多個單位電容按規則排布，并在兩側加上側邊屏蔽電容組成；
3、其中，電容陣列為多行結構，每一行的最左側為側邊屏蔽電容，作為第0個電容，從第1個到第j個為單位電容；單位電容的左側頂板金屬與第0個電容的右側頂板金屬連接重合；前1個單位電容的右側頂板金屬與相鄰后1個單位電容的右
4、該電容陣列共排布k+2行，相鄰兩行之間具有間距，第0行作為上邊屏蔽電容，第k+1行作為下邊屏蔽電容，從而獲得k行j列的電容陣列。
5、優選的，該電容陣列將所有j列所有電容的x+n層金屬連線南北走線連通并向北上連接，然后將最北側沒有電容的地方將j+1條最北側的頂層金屬連線用x+n層金屬東西全部連通，作為電容陣列的共用頂板連接vtop。
6、優選的，該電容陣列中的單位電容具有x+n層金屬，包括：
7、第x層為底板的2條走線金屬，走線方向為南北走向，并排著兩根x層的金屬走線，其中只有1根的金屬走線帶有向上的通孔；
8、第x+1層為底板的屏蔽層金屬，為長方形覆蓋住x層金屬；其中居中的部分分布向上的通孔；
9、第x+2層居中為南北走向的走線并帶有向上的通孔，其中左右兩側都分布著東西走向的梳狀金屬，梳狀金屬一半連接到中間的底板電容，梳狀金屬的另一半連接到兩側的頂板電容；梳狀金屬的個數為奇數且兩側最上面以及最下面的梳狀金屬都是連接到電容的底板；其中電容的頂板金屬層部分為南北走向，且不與x+1層相重疊；
10、第x+3層以及往上x+n-1層可以疊同x+2層相同的金屬圖形以增加單位電容的電容值；
11、第x+n層為頂板走線的層次，單位電容的頂板從電容單元兩側南北走線，連接到其它單位電容，將電容陣列的頂板連通，第x+n層的位置為與兩側頂板走線相同，寬度也跟頂板電容的部分重合。
12、優選的，該電容陣列中的側邊屏蔽電容具有x+n層金屬，包括：
13、第x層為底板的1條走線金屬，走線方向為南北走向，根據側邊屏蔽電容位于電容陣列的位置帶有向上通孔或不帶有向上通孔；
14、第x+1層為底板的屏蔽層金屬，為長方形覆蓋住x層金屬；其中左側的部分分布向上的通孔；
15、第x+2層左側為南北走向的走線并帶有向上的通孔，作為底板連接的金屬，右側為南北走向的走線并帶有向上的通孔，作為頂板走線；在底板走線以及頂板走線的中間分布y條并行的東西走向懸浮金屬線，該金屬線的線寬與線距與電容單元的梳狀金屬相同；其中左右兩側都分布著東西走向的梳狀金屬，梳狀金屬一半連接到中間的底板電容，這些懸浮金屬線即不連接到左側的底板走線也不連接到右側的底板走線；
16、第x+3層以及往上x+n-1層疊加同x+2層相同的金屬圖形；
17、第x+n層為頂板走線的層次，頂板從電容單元右側南北走線，連接到其他單位電容；根據側邊屏蔽電容位于電容陣列的位置，第x+n層的頂板連線也可只連接到前述側邊屏蔽電容的位置而不連同到其他電容上；第x+n層的位置與右側頂板走線相同，寬度也跟頂板電容的部分重合。
18、優選的，該電容陣列以相同電容中心對稱原則排布在k行j列的電容陣列中。
19、優選的，該電容陣列當每一行的不同電容超過2個時，將單位電容的x層底板金屬從2條增加到4條及以上，同時保持左右對稱為偶數，且x層底板金屬在x+1層屏蔽金屬的覆蓋范圍內；
20、第x層金屬通過有選擇的向上通孔連接到單位電容中，然后從最南面出線；
21、最左側以及最右側的x層金屬通過向上的通孔連接到vd端口在最南邊出線；
22、第0行以及第k+1行的兩個屏蔽電容行也通過x層金屬連接到vd端口在最南邊出線；
23、k行j列的電容陣列沒有用完的部分作為冗余電容也通過金屬連接到vd端口在最南邊出線。
24、與現有技術相比，本專利技術的有益效果是：
25、本專利技術，通過優化電容單元、側邊屏蔽電容以及電容陣列的排布，減小的電容頂板以及電容底板的寄生，并提高adc的匹配度，特別適用于先進工藝下的高速高精度adc。
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1.一種應用于ADC的高速高精度電容陣列，其特征在于，該電容陣列經由多個單位電容按規則排布，并在兩側加上側邊屏蔽電容組成；
2.根據權利要求1所述的一種應用于ADC的高速高精度電容陣列，其特征在于，該電容陣列中的單位電容具有x+n層金屬，包括：
3.根據權利要求1所述的一種應用于ADC的高速高精度電容陣列，其特征在于，該電容陣列中的側邊屏蔽電容也具有x+n層金屬，包括：
4.根據權利要求1-3任一所述的一種應用于ADC的高速高精度電容陣列，其特征在于，該電容陣列以電容中心對稱原則排布在k行j列的電容陣列中。
5.根據權利要求1所述的一種應用于ADC的高速高精度電容陣列，其特征在于，該電容陣列當每一行的不同電容超過2個時，將單位電容的x層底板金屬從2條增加到4條及以上，同時保持左右對稱為偶數，且x層底板金屬在x+1層屏蔽金屬的覆蓋范圍內；
【技術特征摘要】
1.一種應用于adc的高速高精度電容陣列，其特征在于，該電容陣列經由多個單位電容按規則排布，并在兩側加上側邊屏蔽電容組成；
2.根據權利要求1所述的一種應用于adc的高速高精度電容陣列，其特征在于，該電容陣列中的單位電容具有x+n層金屬，包括：
3.根據權利要求1所述的一種應用于adc的高速高精度電容陣列，其特征在于，該電容陣列中的側邊屏蔽電容也具有x+n層金屬，包括：<...
【專利技術屬性】
技術研發人員：林志倫，岳慶華，莊志青，
申請(專利權)人：燦芯半導體上海股份有限公司，
類型：發明
國別省市：
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