【技術實現步驟摘要】
本專利技術屬于模擬集成電路，特別涉及一種任意周期過沖環路延遲補償的ctdsm電路。
技術介紹
1、連續時間采樣deltasigma調制器(continuous-timedelta-sigmamodulator,ctdsm)由于其高精度高帶寬的特性，在模擬集成電路
受到了廣泛的研究與應用。ctdsm中量化器通常是由adc和dac級聯實現，由于量化器分辨率限制，需要一段時間才能完成轉換，導致輸出序列存在延遲。dac則在adc之后工作，因此只能更晚被時鐘信號驅動，進一步增加了延遲。ctdsm中出現的這種過沖環路延遲(excessloopdelay,eld)，將導致系統出現不穩定。
2、假設一個非歸零(nonreturntozero,nrz)編碼的一階ctdsm，其中有值為td的過沖環路延遲，該系統如附圖1所示，則該ctdsm系統的噪聲傳遞函數(noisetransferfunction,ntf)可以表示為：
3、
4、可以看出，相比于無過沖環路延遲的ctdsm，該系統多了兩個極點，且極點位置與td相關，當td越大，系統越不穩定，當td大于一個周期時，系統處于不穩定狀態。
5、對于過沖環路延遲的補償問題，有文獻提出了一種量化器直接反饋(directfeedbackpatharoundthequantizer)的設計方法，該方法見附圖2。該設計方法通過在量化器輸出端引入反饋路徑同樣經過td延遲到量化器輸入端，通過引入反饋路徑去抵消過沖環路延遲。
6、但是，上述方案只適用于補
7、d[n]＝x[n]-y[n-1]-y[n-2]
8、其中，d[n]為第n周期量化器輸入信號，x[n]為第n周期一階ctdsm輸入信號經過環路濾波器后離散化的信號，y[n]為第n周期量化器輸出信號。
9、可以看出，在第n周期時，需要反饋第n-1周期和第n-2周期的量化器輸出值，但是對于2通道的tiadc來說，第n-1周期還在量化階段，無法反饋正確的輸出信號，導致整體電路出錯。這就限制了ctdsm在高速高精度領域的發展，所以如何補償大于一個周期的過沖環路延遲是高性能ctdsm研究中亟待解決的問題。
技術實現思路
1、針對上述存在問題或不足，本專利技術提供了一種任意周期過沖環路延遲補償的ctdsm電路，適用于任意通道數的tiadc作為ctdsm量化器的情況。通過在量化器輸出端引入多條滿足設計條件的反饋路徑到量化器輸入端，去補償過沖環路延遲。
2、一種任意周期過沖環路延遲補償的ctdsm電路，由以下六個模塊構成，如圖3所示，包括模塊001、模塊002、模塊003、模塊004、模塊005和模塊006。
3、若作為ctdsm量化器的tiadc的通道數為m，則對于ctdsm來說，會產生m個周期的過沖環路延遲，而由tiadc的工作原理可知，當第m+1周期進行采樣時，m個通道都有不同程度的量化結果，假設m個通道中的前n個通道已經完全量化完成，而其余通道雖然沒有完成量化完成，但都生成了不同程度的量化碼字。
4、所述模塊001包括依次連接的加法器adderx、環路濾波器和采樣開關三部分。加法器adderx作為模塊001的輸入，連接整個ctdsm電路的輸入信號x和模塊004的輸出信號dm；采樣開關的輸出作為模塊001的輸出連接模塊002的輸入端。模塊001通過加法器adderx對輸入信號x和dm進行差分運算，經環路濾波后，通過采樣開關實現離散化。
5、所述模塊002由n+1個加法器構成，這些加法器從adder0開始依次順序級聯至addern。其中加法器adder0的輸入接模塊001的輸出(采樣開關)和模塊003的輸出信號c1，加法器adder1的輸入接adder0的輸出和模塊004的輸出信號dm，加法器adder2的輸入接adder1的輸出和模塊004的輸出信號dm-1，……加法器addern的輸入接addern-1的輸出和模塊004的輸出信號dm-n+1；加法器addern的輸出作為模塊002的輸出連接模塊005的輸入。
6、所述模塊003由m-n個單位周期延遲模塊(z-1)，m-n個coarse?adc(粗精度模數轉換器)和一個求和器summer0構成。coarseadc架構可以使用flashadc(閃存模數轉換器)等高速低精度adc來實現；其中m為tiadc的總通道數，n為在第m+1工作周期時，tiadc中已經完全量化完成的通道數。
7、模塊003的輸入信號為整個ctdsm電路的輸入信號x。第1個單位周期延遲模塊的輸入接整個ctdsm電路的輸入信號x，得到信號x經1個單位周期延遲的信號xd1；第2個單位周期延遲模塊的輸入接xd1，得到信號x經2個單位周期延遲的信號xd2；……第m-n個單位周期延遲模塊的輸入接xdm-n-1，得到信號x經m-n個單位周期延遲的信號xdm-n。
8、并在每一個單位周期延遲模塊后接一個coarse?adc，得到信號xd1到xdm-n依次一一對應的量化信號coa1到coam-n。
9、求和器summer0的輸入接量化信號coa1到coam-n，將量化信號coa1到coam-n求和后分兩路輸出信號c1和c2，其中第1路輸出信號c1接模塊002的輸入端(加法器adder0)，第2路輸出信號c2接模塊006中求和器summer1的輸入端。
10、所述模塊004由m個單位周期延遲模塊(z-1)依次順序級聯構成，得到延遲周期數為m的延遲回路。模塊004的輸入接整個ctdsm電路的輸出信號y，對信號y進行延遲周期數從m-n+1遞增至m的單位周期延遲。在第m-n+1個單位周期延遲模塊后，信號y得到延遲周期數為m-n+1的輸出信號dm-n+1；……在第m-1個單位周期延遲模塊后，信號y得到延遲周期數為m-1的輸出信號dm-1；在第m個單位周期延遲模塊后，信號y得到延遲周期數為m的輸出信號dm。同時模塊004的輸出信號dm還連接到模塊001的輸入端(加法器adderx)。模塊004的功能是對輸入信號y，進行延遲周期數從m-n+1遞增至m的單位周期延遲，得到輸出信號dm-n+1到dm。
11、所述模塊005由m個通道的tiadc構成，模塊005的輸入接模塊002的輸出，模塊005的輸出信號a接模塊006的輸入。
12、所屬模塊006由m-n個單位周期延遲模塊和一個求和器summer1構成，m-n個單位周期延遲模塊依次順序級聯，得到延遲周期數為m-n的延遲通路。<本文檔來自技高網...
【技術保護點】
1.一種任意周期過沖環路延遲補償的CTDSM電路，其特征在于：包括模塊001、模塊002、模塊003、模塊004、模塊005和模塊006；
2.如權利要求1所述任意周期過沖環路延遲補償的CTDSM電路，其特征在于：所述模塊002對模塊001的輸出信號與C1信號進行差分運算得到ADDER0的輸出，再將ADDER0的輸出信號與Dm信號進行差分運算得到ADDER1的輸出，再將ADDER1的輸出信號與D?m-1信號進行差分運算得到ADDER2的輸出，重復上述步驟，一直得到ADDERn的輸出，ADDERn的輸出信號就是模塊002的輸出信號，接模塊005的輸入。
3.如權利要求1所述任意周期過沖環路延遲補償的CTDSM電路，其特征在于：所述環路濾波器采用帶反饋的級聯積分器CIFB或帶前饋的級聯積分器CIFF。
4.如權利要求1所述任意周期過沖環路延遲補償的CTDSM電路，其特征在于：所述coarseADC使用flashADC閃存模數轉換器實現。
5.如權利要求1所述任意周期過沖環路延遲補償的CTDSM電路，其特征在于，具體工程流程為：
【技術特征摘要】
1.一種任意周期過沖環路延遲補償的ctdsm電路，其特征在于：包括模塊001、模塊002、模塊003、模塊004、模塊005和模塊006；
2.如權利要求1所述任意周期過沖環路延遲補償的ctdsm電路，其特征在于：所述模塊002對模塊001的輸出信號與c1信號進行差分運算得到adder0的輸出，再將adder0的輸出信號與dm信號進行差分運算得到adder1的輸出，再將adder1的輸出信號與d?m-1信號進行差分運算得到adder2的輸出，重復上述步驟，一直得到addern...
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