一種ＧａＡｓ　ＨＢＴ雙邊沿觸發流水線累加器結構制造技術

本發明專利技術公開了一種ＧａＡｓ　ＨＢＴ雙邊沿觸發流水線累加器結構，該結構為一由Ｎ級１－ｂｉｔ全加器并行構成的流水線結構，Ｎ為大于２的自然數，每一級１－ｂｉｔ全加器完成累加運算之后向外部輸出累加之和，并且向下一級１－ｂｉｔ全加器輸出進位信號。利用本發明專利技術，在每個時鐘周期內可以進行兩次累加運算，從而實際上將累加器的速度提升為時鐘頻率兩倍，大幅提升了累加器的速度。

【技術實現步驟摘要】

本專利技術設計半導體器件及集成電路設計
，尤其涉及一種GaAs HBT雙邊沿 觸發流水線累加器結構。
技術介紹
砷化鎵異質結雙極型晶體管(GaAs HBT)因其優秀的高頻及擊穿性能，成為設計制 造射頻電路及超高速數模混合電路的最佳選擇之一。采用GaAs HBT工藝設計制造的集成 電路，具有更高的工作頻率和更寬的帶寬，并且具有良好的器件匹配性能，適合用于大規模 數模混合集成電路。累加器是很多數字電路中的基本電路單元，例如在直接數字頻率綜合器(DDS) 中，累加器是必不可少的一部分，實現DDS輸出波形的相位遞增。采用GaAs HBT設計的累 加器，具有高速工作的天然優勢，可以滿足一些高速電路的要求。隨著人們對于更高速度電 路的需求逐漸增大，傳統結構設計的GaAs HBT累加器的速度已經不能滿足超高速電路的要 求。
技術實現思路
(一 )要解決的技術問題有鑒于此，本專利技術的主要目的在于提供一種GaAs HBT雙邊沿觸發流水線累加器結 構，采用雙邊沿觸發流水線結構，大幅提升了累加器的速度。( 二 )技術方案為達到上述目的，本專利技術提供了一種GaAs HBT雙邊沿觸發流水線累加器結構，該 結構為一由N級Ι-bit全加器并行構成的流水線結構，N為大于2的自然數，每一級Ι-bit全 加器完成累加運算之后向外部輸出累加之和，并且向下一級Ι-bit全加器輸出進位信號。上述方案中，所述每一級Ι-bit全加器都是雙邊沿觸發結構，在一個時鐘周期內 完成兩次Ι-bit全加運算，兩次全加運算的結果分別為上升沿觸發和下降沿觸發，分為兩 路輸出。上述方案中，所述每一級Ι-bit全加器的兩路輸出信號都經過不同數目級數的寄 存器延遲，第k級ι-bit全加器(k e )的兩路輸出信號經過(Ν-k-l)級寄存器延 遲，且最高位的第N級Ι-bit全加器的兩路輸出信號無需寄存器對其進行延遲。上述方案中，所述第k級ι-bit全加器(k e )的兩路輸出信號經過 (Ν-k-l)級寄存器延遲，當k = 0時，第0級Ι-bit全加器的兩路輸出信號經過(N-I)級寄 存器延遲。上述方案中，所述寄存器根據其輸入信號是上升沿觸發或下降沿觸發的運算結 果，分為上升沿觸發和下降沿觸發，并且與其后一級寄存器保持觸發邊沿不同。上述方案中，該結構中的第(N-I)級Ι-bit全加器的兩路進位輸出信號，經過一個 復用器完成數據拼接，得到一路數據率提升2倍的累加器整體進位溢出信號。上述方案中，該結構中的每一級Ι-bit全加器的兩路輸出信號經過不同數目級數 的寄存器將時間軸對齊之后，經過一個復用器完成數據拼接，從而得到N-bit寬度累加器 輸出結果，數據率為時鐘頻率的2倍。(三)有益效果從上述技術方案可以看出，本專利技術具有以下有益效果1、本專利技術提供的GaAs HBT雙邊沿觸發流水線累加器結構，在每個時鐘周期內可以 進行兩次累加運算，從而實際上將累加器的速度提升為時鐘頻率兩倍，大幅提升了累加器 的速度。2、實際電路仿真結果顯示，采用雙邊沿觸發流水線結構的GaAs HBT4_bit累加器， 可以在時鐘頻率為IOGHz下穩定工作，由于其內部采用了雙邊沿觸發結構，累加器相當于 工作于內部時鐘頻率20GHz下。可見，采用本專利技術所提供雙邊沿觸發流水線累加器結構，可 以將累加器速度大幅提高。附圖說明圖1為本專利技術提供的GaAs HBT雙邊沿觸發流水線累加器結構的結構示意圖；圖2為Ι-bit全加器內部電路結構的結構示意圖；圖3為4-bit雙邊沿觸發流水線累加器的結構示意圖；圖4為GaAs HBT Ι-bit加法器的結構示意圖；圖5為GaAs HBT Ι-bit進位器的結構示意圖；圖6為GaAs HBT寄存器的結構示意圖；圖7為GaAs HBT復用器的結構示意圖。具體實施例方式為使本專利技術的目的、技術方案和優點更加清楚明白，以下參照附圖，對本專利技術進一 步詳細說明。需要說明的是，本專利技術所提供的電路是全差分結構，所有對稱的HBT晶體管器件 及無源器件都是完全匹配的；電路的供電電源上軌為= ov，下軌為Vee = -5. IV，以使該 電路可以與發射極耦合邏輯(ECL)數字電路兼容。如圖1所示，圖1為本專利技術提供的GaAs HBT雙邊沿觸發流水線累加器結構的結構 示意圖。該結構為一由N級Ι-bit全加器并行構成的流水線結構，N為大于2的自然數，每 一級Ι-bit全加器完成累加運算之后向外部輸出累加之和，并且向下一級Ι-bit全加器輸 出進位信號。每一級Ι-bit全加器都是雙邊沿觸發結構，即在一個時鐘周期內完成兩次1-bit 全加運算，兩次全加運算的結果分別為上升沿觸發和下降沿觸發，分為兩路輸出，如圖2所 示為Ι-bit全加器內部的電路結構示意圖，電路中包括兩個Ι-bit加法器201和203，以及 兩個Ι-bit進位器202和204，其中201和202在時鐘上升沿觸發工作，203和204在時鐘 下降沿觸發工作。Cin_P與Cin_n為來自前一級l_bit全加器的進位信號，分別為時鐘上升 沿觸發和下降沿觸發產生。這里需要理解的是，累加器的最低位Ι-bit全加器(即第0級 Ι-bit全加器)中沒有進位信號輸入。Ι-bit全加器工作所產生的累加求和信號為S_p和S_n，進位輸出信號為Cout_p和Cout_n。每一級1-bit全加器的兩路輸出信號都經過不同數目級數的寄存器102延遲。第 k級Ι-bit全加器(ke )的兩路輸出信號經過(Ν-k-l)級寄存器延遲，例如第0級 Ι-bit全加器的兩路輸出信號經過(N-I)級寄存器延遲，第N級Ι-bit全加器(最高位)的 兩路輸出信號無需寄存器對其進行延遲。各級Ι-bit全加器輸出所接的寄存器，根據其輸入信號是上升沿觸發或下降沿觸 發的運算結果，也分為上升沿觸發和下降沿觸發，并且與其后一級寄存器保持觸發邊沿不 同。第(N-I)級Ι-bit全加器的兩路進位輸出信號，經過一個復用器103完成數據拼接，得 到一路數據率提升2倍的累加器整體進位溢出信號。每一級Ι-bit全加器的兩路輸出信號 經過不同數目級數的寄存器將時間軸對齊之后，經過一個復用器完成數據拼接，從而得到 N-bit寬度累加器輸出結果，數據率為時鐘頻率的2倍。圖3所示為GaAs HBT 4_bit雙邊沿觸發器流水線累加器結構示意圖。電路中包括 4級Ι-bit全加器301，每個Ι-bit全加器都在一個時鐘周期內完成兩次累加運算，將上升 沿和下降沿觸發工作產生進位輸出信號輸出到下一級Ι-bit全加器，將上升沿和下降沿觸 發工作產生的累加求和結果輸出到其后的寄存器302。第3級Ι-bit全加器上升沿和下降 沿觸發工作產生的進位輸出信號CP3及CN3經過一個復用器MUX實現數據拼接，得到4-bit 流水線累加器的進位溢出信號Cout。第0級Ι-bit全加器之后有3級寄存器；第1級1-bit 全加器之后有2級寄存器；第2級Ι-bit全加器之后有1級寄存器；第3級Ι-bit全加器之 后沒有寄存器，從而，所有四級Ι-bit全加器各自產生的一共8路累加求和信號就在時間軸 上實現了對齊。時間軸對齊之后的4組信號，每一組都經過一個復用器MUX實現數據拼接， 從而得到4-bit雙邊沿觸發流水線累加器的累加求和信號(S3，S2, 本文檔來自技高網...

【技術保護點】
一種ＧａＡｓ　ＨＢＴ雙邊沿觸發流水線累加器結構，其特征在于，該結構為一由Ｎ級１－ｂｉｔ全加器并行構成的流水線結構，Ｎ為大于２的自然數，每一級１－ｂｉｔ全加器完成累加運算之后向外部輸出累加之和，并且向下一級１－ｂｉｔ全加器輸出進位信號。

【技術特征摘要】

【專利技術屬性】
技術研發人員：劉新宇，陳高鵬，吳旦昱，金智，武錦，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：11[中國|北京]