CPU連接電路、數據處理裝置、算術處理設備、使用這些模塊的便攜式通信終端及數據傳送方法制造方法及圖紙

提供了一種ＣＰＵ連接電路和一種方法，其中ＣＰＵ連接電路是兩個ＣＰＵ通過交替地進行布置在兩個ＣＰＵ之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的ＣＰＵ充分執行的事件，而將要使用的電路。包括了監控ＣＣＰＵ　１所存儲在緩沖器（３０１，３０２）的任何一個中的數據的量是否到達預定的閾值的存儲控制器（３０３）；當ＣＣＰＵ　１所存儲在緩沖器（３０１，３０２）中的數據的量到達閾值時，存儲控制器（３０３）請求ＡＣＰＵ　２獲取存儲在緩沖器中的數據，并且將來自ＣＣＰＵ的數據的存儲目的地改變為兩個緩沖器中的另一個；閾值是大于ＣＣＰＵ　１發送至緩沖器（３０１，３０２）的數據的單位量的值。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及用于結合兩個中央處理單元(CPU)使用以便通過交替地進行兩個緩沖器之間的轉換來使用布置在兩個CPU之間的兩個緩沖器的電路和方法，以及利用該電路的便攜式通信終端，并且具體而言，涉及用于在應對高速下行分組接入(HSDPA)通信的通信CPU和應用CPU之間的連接的連接電路和方法，以及便攜式通信終端。
技術介紹
迄今為止，實際已使用了包括兩個CPU的信息處理裝置以便通過在兩個CPU之間通信數據來執行預定處理。例如，已知包括了兩個CPU(即用于通信的一個CPU和用于應用的一個CPU)的便攜終端，從而通信CPU(CCPU)所解調的數據由應用CPU(ACPU)處理以進行與通信相關聯的任意應用。作為與包括了兩個CPU(即用于通信的一個CPU和用于應用的一個CPU)的便攜終端有關的技術，存在著專利文檔1所公開的“a?portableterminal?with?communication?function?composed?of?a?plurality?of?CPUs?and?acontrol?method?therefore”。然而，當采用具有高數據傳送速率的通信方案(例如HSDPA)時，將要從CCPU傳送至ACPU的數據的量變得更大，并且根據情況，當在通信期間施加了高負載時(具體而言，當應用正通過多任務處理運行時)，數據處理未在ACPU側得到充分執行。這是因為一個分組不能在分組通信中被處理，除非接收了整個分組。具體而言，在諸如HSDPA之類的具有高數據傳送速率的通信方案中，因為增加了將在單位時間中被處理的分組的量，所以以上具體描述的事件導-->致了問題。不僅在這里引作示例的移動通信終端中，而且在兩個CPU被協作操作的信息處理裝置中，兩個CPU在數據處理速度上相等通常是幾乎不可能的。因此，如果數據流的上游側的CPU中的數據處理更慢，那么只要下游側的CPU等待將被接收的數據，數據就能被正常處理；然而，如果下游側的CPU中的數據處理更慢，那么從上游側的CPU輸出的數據不能被充分處理，并且緩沖器溢出(overrun)發生。專利文檔1：日本專利早期公開公布號2005-142981。
技術實現思路
本專利技術將解決的問題本專利技術是考慮到所述問題而設計的，其一個示例性目的在于提供CPU連接電路，該CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件而將要使用的電路，并且提供數據處理裝置、算術處理設備、使用了這些模塊的便攜式通信終端以及數據傳送方法。解決問題的手段為了實現所述示例性目的，根據本專利技術的第一示例性方面，提供了一種包括兩個緩沖器的CPU連接電路，該電路被連接在兩個CPU之間，用于中繼從兩個CPU中的一個到兩個CPU中的另一個的數據傳送，特征在于包括：用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。在本專利技術的第一示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。緩沖器經由并行傳輸路徑連接至接收側CPU也是合適的。在根據本專利技術的第一示例性方面的配置的任何一個中，合適還包括用-->于根據從接收側CPU輸入的控制信號來動態地設置閾值的裝置。此外，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被接收側CPU獲取的數據，那么溢出信號至少被輸出至接收側CPU。此外，接收側CPU從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側CPU發送至緩沖器的數據合適地是分組數據。此外，為了實現所述示例性目的，根據本專利技術的第二示例性方面，提供了一種對于每個數據傳輸方向都包括兩個緩沖器的CPU連接電路，CPU連接電路被連接在兩個CPU之間，用于中繼在兩個CPU之間的數據傳送，特征在于包括：對于每個數據傳輸方向，用于監控上游側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當上游側CPU所存儲在緩沖器中的數據的量到達閾值時，請求下游側CPU獲取存儲在緩沖器中的數據，并且將上游側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于上游側CPU發送至緩沖器的數據的單位量的值。此外，為了實現所述示例性目的，根據本專利技術的第三方面，提供了一種包括兩個緩沖器的CPU連接電路，CPU連接電路被連接在兩個CPU之間，用于中繼在各個CPU之間的數據傳送，特征在于包括：用于監控上游側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當上游側CPU所存儲在緩沖器中的數據的量到達閾值時，請求下游側CPU獲取存儲在緩沖器中的數據，并且將上游側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于兩個CPU的每一個發送至緩沖器的數據的單位量的值，下游側CPU從緩沖器獲取數據的速率大于從上游側CPU到緩沖器的數據傳送速率。根據本專利技術的第三示例性方面，如下情況是合適的，當兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定兩個CPU的哪一個在上游側。在本專利技術的第二和第三示例性方面的配置的任何一個中，合適還包括用于根據從下游側CPU輸入的控制信號來動態地設置閾值的對于每個傳輸-->方向的裝置。此外，如下情況是合適的，當上游側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被下游側CPU獲取的數據，那么溢出信號至少被輸出至下游側CPU。此外，下游側CPU從緩沖器獲取數據的速率合適地大于從上游側CPU到緩沖器的數據傳送速率。此外，上游側CPU發送至緩沖器的數據是分組數據是合適的。此外，為了實現所述示例性目的，根據本專利技術的第四示例性方面，提供了一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，特征在于包括：用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達預定的閾值時，請求接收側CPU的算術處理裝置獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。在本專利技術的第四示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。此外，緩沖器經由并行傳輸路徑合適地連接至算術處理裝置。此外，合適還包括用于根據從算術處理裝置輸出的控制信號來動態地設置閾值的裝置。在根據本專利技術的第四示例性方面的配置的任何一個中，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號至少被輸出至算術處理裝置。此外，接收側CPU的算術處理裝置從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側C本文檔來自技高網...

【技術保護點】
一種包括兩個緩沖器的ＣＰＵ連接電路，所述ＣＰＵ連接電路被連接在兩個ＣＰＵ之間，用于中繼從所述兩個ＣＰＵ中的一個到所述兩個ＣＰＵ中的另一個的數據傳送，所述ＣＰＵ連接電路包括：　用于監控發送側ＣＰＵ所存儲在所述兩個緩沖器的任何一個中的數據 的量是否到達預定的閾值的裝置；以及　用于當所述發送側ＣＰＵ所存儲在緩沖器中的數據的量到達所述閾值時，請求接收側ＣＰＵ獲取存儲在緩沖器中的數據，并且將所述發送側ＣＰＵ的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，　所述閾值 是大于所述發送側ＣＰＵ發送至緩沖器的數據的單位量的值。

【技術特征摘要】
【國外來華專利技術】JP 2006-7-28 206808/20061.一種包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼從所述兩個CPU中的一個到所述兩個CPU中的另一個的數據傳送，所述CPU連接電路包括：用于監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當所述發送側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值。2.如權利要求1所述的CPU連接電路，其中緩沖器經由串行傳輸路徑連接至所述發送側CPU。3.如權利要求1或權利要求2所述的CPU連接電路，其中緩沖器經由并行傳輸路徑連接至所述接收側CPU。4.如權利要求1到權利要求3之一所述的CPU連接電路，還包括用于根據從所述接收側CPU輸入的控制信號來動態地設置所述閾值的裝置。5.如權利要求1到權利要求4之一所述的CPU連接電路，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述接收側CPU獲取的數據，那么溢出信號至少被輸出至所述接收側CPU。6.如權利要求1到權利要求5之一所述的CPU連接電路，其中所述接收側CPU從緩沖器獲取數據的速率大于從所述發送側CPU到緩沖器的數據傳送速率。7.如權利要求1到權利要求6之一所述的CPU連接電路，其中所述發送側CPU發送至緩沖器的數據是分組數據。8.一種對于每個數據傳輸方向都包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼在各個CPU之間的數據傳送，所述CPU連接電路包括：對于每個數據傳輸方向，用于監控上游側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當所述上游側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求下游側CPU獲取存儲在緩沖器中的數據，并且將所述上游側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，所述閾值是大于所述上游側CPU發送至緩沖器的數據的單位量的值。9.一種包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼在所述兩個CPU之間的數據傳送，所述CPU連接電路包括：用于監控上游側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當所述上游側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求下游側CPU獲取存儲在緩沖器中的數據，并且將所述上游側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，所述閾值是大于所述兩個CPU的每一個發送至緩沖器的數據的單位量的值。10.如權利要求9所述的CPU連接電路，其中當所述兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定所述兩個CPU的哪一個在上游側。11.如權利要求8到權利要求10之一所述的CPU連接電路，還包括對于每個傳輸方向的用于根據從所述下游側CPU輸入的控制信號來動態地設置所述閾值的裝置。12.如權利要求8到權利要求11之一所述的CPU連接電路，其中當所述上游側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述下游側CPU獲取的數據，那么溢出信號至少被輸出至所述下游側CPU。13.如權利要求8到權利要求12之一所述的CPU連接電路，其中所述下游側CPU從緩沖器獲取數據的速率大于從所述上游側CPU到緩沖器的數據傳送速率。14.如權利要求8到權利要求13之一所述的CPU連接電路，其中所述上游側CPU發送至緩沖器的數據是分組數據。15.一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，所述數據處理裝置包括：用于監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當所述發送側CPU所存儲在緩沖器中的數據的量到達所述預定的閾值時，請求接收側CPU的算術處理裝置獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值。16.如權利要求15所述的數據處理裝置，其中緩沖器經由串行傳輸路徑連接至所述發送側CPU。17.如權利要求15或權利要求16所述的數據處理裝置，其中緩沖器經由并行傳輸路徑連接至所述算術處理裝置。18.如權利要求15到權利要求17之一所述的數據處理裝置，還包括用于根據從所述算術處理裝置輸出的控制信號來動態地設置所述閾值的裝置。19.如權利要求15到權利要求18之一所述的數據處理裝置，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述算術處理裝置獲取的數據，那么溢出信號至少被輸出至所述算術處理裝置。20.如權利要求15到權利要求19之一所述的數據處理裝置，其中所述接收側CPU的所述算術處理裝置從緩沖器獲取數據的速率大于從所述發送側CPU到緩沖器的數據傳送速率。21.如權利要求15到權利要求20之一所述的數據處理裝置，其中所述發送側CPU發送至緩沖器的數據是分組數據。22.一種算術處理設備，包括：兩個緩沖器，所述兩個緩沖器經由數據傳輸路徑連接至第二CPU；用于監控所述第二CPU所傳送并存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當所述第二CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求算術處理裝置獲取存儲在緩沖器中的數據，并且將所述第二CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個的裝置，所述閾值是大于所述第二CPU發送至緩沖器的數...

【專利技術屬性】
技術研發人員：中川貴雄，立河孝，中村直行，塚本直史，細井俊克，倉金博，
申請(專利權)人：日本電氣株式會社，
類型：發明
國別省市：JP[日本]