具有改善的接觸電阻的半導體結構制造技術

自組聚合物技術被用以在存在于半導體結構的導電接觸區域的材料中形成至少一有序的納米尺寸圖案。具有有序的，納米尺寸圖案的材料為互連結構的導電材料，或場效晶體管的半導體源極和漏極擴散區。接觸區域中有序的納米尺寸圖案材料的存在增加了后續形成接觸的總體面積（即界面面積），繼而減少該結構的接觸電阻。接觸電阻的減少繼而改善了通過結構的電流。除上述外，由于結面積保持不變，因此本發明專利技術方法和結構不影響該結構的結電容。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體結構及其制造方法。更具體地，本專利技術涉及諸如具有改善的接 觸電阻的半導體結構，半導體結構例如場效晶體管(FET)及互連結構。
技術介紹
高性能半導體器件的一個重要性質是導電的能力。電流與電阻逆相關。傳統上， 增加半導體材料的截面，縮短電子路徑的長度，增加電壓，或減少半導體材料的電阻，均可 減少電阻并增加通過電學器件的電子流。為了能制造集成密度比當前可行的集成電路更高的集成電路(ICs)，例如存儲器、 邏輯、和其他器件，必須找到進一步縮減諸如金屬氧化物半導體場效晶體管(MOSFETs)和 互補金屬氧化物半導體(CMOS)的場效晶體管(FET)的尺寸的方法。通過縮小器件的整體 尺寸和操作電壓，同時維持器件的電學性能，減小尺寸實現器件的緊湊度(compactness)， 并改善操作性能。此外，器件的所有尺寸必須同時縮減，以優化器件的電學性能。FET減小尺寸的主要挑戰之一為減少器件的接觸電阻，例如外部電阻(也已知為 源極/漏極電阻)。外部電阻為MOSFET器件中除溝道電阻之外的所有電阻的總和。外部電 阻歸因于晶片的摻雜和擴散以及硅化工藝。當減小MOSFET器件尺寸時，若器件柵極長度及 柵極電介質厚度被減少，而接觸電阻保持不變，則通過減小尺寸所達到的性能受益將被限 制。接觸電阻的問題不限于FET器件。類似的問題存在于例如互連結構，其中上互連 層的至少一導電填充區域與下互連層的另一導電填充區域匹配。當這些結構的尺寸減少 時，接觸面積以類似方式縮減，造成接觸電阻增加。綜觀上述，對于提供結構的接觸電阻被改善(即減少)的半導體結構，具有持續需 求。專利
技術實現思路
本專利技術通過利用自組聚合物技術在導電接觸區域中存在的材料內形成有序的納 米尺寸圖案，提供一種半導體結構，其中該結構的接觸電阻被改善(即減少)。這里所用的 術語“導電接觸區域”是指半導體結構的區域，其中導電材料接觸另一導電材料，或其中導 電材料接觸例如FET的源極擴散區和/或漏極擴散區。在導電接觸區域中的材料內存在有序的納米尺寸圖案，增加用于形成接觸的總體 面積(即界面面積)，繼而減少該結構的接觸電阻。接觸電阻的減少繼而改善通過結構的電 流。除上述外，由于結面積保持不變，因此本專利技術的方法及結構不影響結構的結電容。一般而言，本專利技術提供一種具有減少的接觸電阻的半導體結構，其包括至少一導 電接觸區域，包括在其中具有有序的納米尺寸圖案的材料；和導電材料，其接觸具有所述有 序的納米尺寸圖 案的所述材料。前面的段落中所用的術語“材料”表示半導體源極擴散區、半導體漏極擴散區、導電布線區域、或其任何組合。 本專利技術中采用術語“導電材料”表示任何通過電傳導容易地傳導電流的材料。導 電材料的例子包括但不限于元素金屬(W、Cu、Al等)、包括金屬半導體合金的元素金屬合 金、金屬氮化物、及其組合或多層。這里采用術語“半導體結構”表示有與其相關的半導體性質的任何類型的結構。 例子包括例如CMOS結構(諸如其上具有或不具有互連結構的FET)、互連結構、雙極結構、 BiCMOS結構、電熔絲(e-fuse)、以及MESFET。具體地，本專利技術方法可用于接觸電阻是個問題 的任何類型的半導體結構。本專利技術考慮兩個不同的實施例。在第一實施例中，提供一種包括至少一場效晶體 管的半導體結構。在第一實施例，源極擴散區及漏極擴散區(以下稱源極/漏極擴散區) 各具有存在于其中的有序的納米尺寸圖案。此有序的納米尺寸圖案增加了兩個擴散區的面 積。金屬半導體合金(例如金屬硅化物或金屬鍺化物)可選擇地形成在包括有序的納米尺 寸圖案的源極/漏極擴散區上。隨后執行進一步的互連工藝以提供接到源極/漏極擴散區 的金屬接觸。在本專利技術第一實施例中，本專利技術半導體結構包括至少一場效晶體管，位于半導體襯底的表面之上和之內，所述至少一場效晶體管 包括位于圖案化的柵極導體的足印處的所述半導體襯底內的源極/漏極擴散區，所述源極 /漏極擴散區各具有位于其中的有序的納米尺寸圖案；以及導電材料，位于所述包括有序的納米尺寸圖案的源極/漏極擴散區上并與之接 觸。導電材料可包括上述通過電傳導容易地傳導電流的材料的其中之一。導電材料的 例子包括但不限于元素金屬(W、Cu、Al等)、包括金屬半導體合金的元素金屬合金、金屬氮 化物、及其組合或多層。在一個實施例中，導電材料例如為諸如金屬硅化物或金屬鍺化物的 金屬半導體合金。在另一實施例中，導電材料為存在于互連電介質材料中的導體。在又一 實施例中，本專利技術結構包括與源極和漏極擴散區直接接觸的金屬半導體合金，以及與所述 金屬半導體合金的至少一部分接觸的互連結構的導體。如本領域技術人員所知，互連結構 包括具有導電填充開口的互連電介質材料，該導電填充開口延伸到包括源極和漏極擴散區 的半導體襯底的表面。本專利技術第二實施例提供一種互連結構，其中上互連層的導電材料與下互連層的導 電材料(即布線區域)之間的接觸電阻被改善。改善的接觸電阻是通過對下互連層的導電 材料設置有序的納米尺寸圖案而達成。下互連層的導電材料中存在有序的納米尺寸圖案， 增加了本專利技術結構的接觸區域。一般而言，根據本專利技術第二實施例，本專利技術互連結構包括第一互連層，包括嵌入第一互連電介質材料內的至少一第一導電材料，所述至少 一第一導電材料中具有位于其中的有序的納米尺寸圖案；以及第二互連層，包括嵌入第二互連電介質材料內的至少一第二導電材料，所述至少 一第二導電材料存在于所述至少一第一導電材料的所述有序的納米尺寸圖案上。除上述各種半導體結構之外，本專利技術也提供其制造方法。本專利技術中采用的每種方 法均將傳統的CMOS和/或互連技術與自組聚合物技術相結合，以在結構的接觸區域中形成有序的納米尺寸圖案。有序的納米尺寸圖案提供較大的面積，用于形成與結構的導電接觸 區域接觸的上覆的導電材料。一般而言，本專利技術方法包括 設置至少一導電接觸區域，其包括位于其中具有有序的納米尺寸圖案的材料；以 及設置導電材料，與具有所述有序的納米尺寸圖案的所述材料接觸。關于FET實施例，本專利技術方法包括在半導體襯底的表面之上和之內設置至少一場效晶體管，所述至少一場效晶體管 包括在圖案化柵極導體的足印處的半導體襯底中的源極和漏極擴散區，所述源極和漏極擴 散區各具有位于其中的有序的納米尺寸圖案；以及形成導電材料，其在包括所述有序的納米尺寸圖案的所述源極和漏極擴散區上并 與之接觸。在一個實施例中，形成導電材料包括在源極和漏極擴散區上形成金屬半導體合 金。在又一實施例中，形成導電材料包括形成具有延伸到源極和漏極擴散區的表面的導電 填充開口的互連結構，源極和漏極擴散區可選擇地包括位于其上的金屬半導體合金。關于互連實施例，本專利技術方法包括提供第一互連層，包括嵌入第一互連電介質材料的至少一第一導電材料，所述至 少一第一導電材料具有位于其中的有序的納米尺寸圖案；以及提供第二互連層，包括嵌入第二互連電介質材料的至少一第二導電材料，所述至 少一第二導電材料存在于所述至少一第一導電材料的所述有序的納米尺寸圖案上。附圖說明圖1為顯示具有柵極電介質和位于其表面上的圖案化柵極導體的半導體襯底的 圖示(截面示意圖)。圖2為顯示圖1的結構在形成延伸區、間隙壁、及源極/漏極擴散區之后的圖示 (截面示意圖)。圖3為顯示圖2的結構在形本文檔來自技高網...

【技術保護點】
一種具有減少的接觸電阻的半導體結構，包括：至少一導電接觸區域，包括其中具有一有序的納米尺寸圖案的材料；以及導電材料，接觸具有所述有序的納米尺寸圖案的所述材料。

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：卡爾J拉登斯，布魯斯多麗絲，杰伊W斯特蘭，安東尼斯坦珀，
申請(專利權)人：國際商業機器公司，
類型：發明
國別省市：US[美國]