本發明專利技術提供一種電容，其包括第一導電層、與第一導電層平行間隔設置的第二導電層、與第一導電層電性連接的向第二導電層延伸的多個平行間隔設置的第一導電部、與第二導電層電性連接的向第一導電層延伸的多個平行間隔設置的第二導電部。其中第一導電部和第二導電部相互平行且間隔交替地形成陣列，每個導電部形成于至少三個層上，這樣擴大了導電部之間的相對面積，大大的增加了電容值，從而在單位晶圓面積上提高了電容密度。
【技術實現步驟摘要】
本專利技術涉及電容領域，特別是關于一種片上電容(capacitor on chip)。
技術介紹
在各種電路設計中，電容被廣泛的采用。一般包括MOS電容， PIP (Poly-Isolation-Poly)電 , MlM(Metal-Isolation-Metal)電 , MOM(Metal-Oxidation-Metal)電容等。在深亞微米及納米工藝中，PIP電容和MIM電容由于需要額外的掩膜和工藝步驟，生產成本較高，雖然其電壓系數較小，但一般不采用它們。MOS 電容由于電壓系數太大，在高線性度應用中，一般也不被采用。MOM電容具有很好的電壓系數，且與標準工藝完全兼容，通常被采用。于2005年12月27號公告的美國專利6，980, 414(對比文件1)公開了一種MOM 電容，本專利技術中的圖2A和圖2B(對比文件1中的圖7C和圖8)示出了對比文件1中的MOM 電容的一個實施例。請參閱圖2A和圖2B所示，所述電容包括第一層701和第二層703，第一層701由兩組導電帶704A和704B組成，所述導電帶704A與所述導電帶704B交替平行設置，第二層703由兩組導電帶706A和706B組成，所述導電帶706A與所述導電帶706B交替平行設置，導電帶706A和706B分別平行并重疊于導電帶704A和704B。所述電容進一步包括將導電帶704A和導電帶706A連接在一起的豎直通孔(Via，其為導電材質形成)708A 和將導電帶704B和導電帶706B連接在一起的豎直通孔708B。這樣，在每層內的每兩相鄰導電帶之間均會形成一電容Cpp，比如第一層中的相鄰導電帶704A和導電帶704B之間就會形成一電容Cpp。此外，每兩相鄰通孔之間均會形成一電容Cv，比如通孔708A和通孔708B 之間均會形成一電容Cv。這些電容并聯在一起形成了電容。對比文件1中的這種電容結構有助于在單位芯片面積上制造出具有更大的電容值的MOM電容。眾所周知，對于平面工藝而言，相同電容值所需的芯片面積越小，則實現需要電容電路的芯片面積就越小，這樣在相同晶圓面積上可制造出更多的芯片，進而單個芯片的成本就可以更低。因此提高單位面積MOM電容的電容密度，有助于減小芯片成本。因此，有必要提出一種標準工藝中實現更高電容密度的MOM電容。
技術實現思路
本部分的目的在于概述本專利技術的實施例的一些方面以及簡要介紹一些較佳實施例。在本部分以及本申請的說明書摘要和專利技術名稱中可能會做些簡化或省略以避免使本部分、說明書摘要和專利技術名稱的目的模糊，而這種簡化或省略不能用于限制本專利技術的范圍。本專利技術的目的在于提供一種電容，其可以在單位晶圓面積上實現較高的電容密度。根據本專利技術的一方面，本專利技術提供一種電容，其包括第一導電層；與第一導電層平行間隔設置的第二導電層；與第一導電層電性連接的向第二導電層延伸的多個平行間隔設置的第一導電部；與第二導電層電性連接的向第一導電層延伸的多個平行間隔設置的第二導電部，其中各第二導電部與各第一導電部平行間隔設置；其中第一導電部和第二導電部形成一個陣列，第一導電部和第二導電部在所述陣列的一個邊緣方向上交替排布，第一導電部和第二導電部在所述陣列的另一個邊緣方向上也交替排布。進一步的，第一導電部和第一導電層電性共同形成所述電容的一個電極，第二導電部和第二導電層共同形成所述電容的另一個電極。進一步的，第一導電部和第二導電部均為柱狀。進一步的，第一導電部與第一導電層基本垂直，第二導電部與第二導電層基本垂直。進一步的，每個導電部都形成于至少三個層上。進一步的，所述電容為芯片上的電容，第一導電層與第二導電層為芯片上的不同層。進一步的，第一導電層為一金屬層，第二導電層為另一金屬層。進一步的，所述陣列的一個邊緣方向與所述陣列的另一個邊緣方向垂直。根據本專利技術的另一方面，本專利技術提供一種芯片上電容，所述芯片包括有多個層，其包括相互平行間隔設置的多個第一導電柱，每個第一導電柱穿越至少三個層，第一導電柱電性連接在一起形成所述電容的一個電極；相互平行間隔設置的且與第一導電柱平行間隔設置的多個第二導電柱，每個第二導電柱穿越至少三個層，第二導電柱電性連接在一起形成所述電容的另一個電極；其中第一導電柱和第二導電柱形成一個陣列，第一導電柱和第二導電柱在所述陣列的橫向上交替排布，第一導電柱和第二導電柱在所述陣列的縱向上也交替排布。進一步的，其還包括第一導電層和第二導電層，第一導電層與第一導電部電性連接，第二導電層與第二導電部電性連接。與現有技術相比，本專利技術的電容包括兩組相互平行且間隔交替的形成陣列的導電部，每個導電部形成于至少三個層上，這樣擴大了導電部之間的相對面積，大大的增加了電容值，從而在單位晶圓面積上提高了電容密度。附圖說明結合參考附圖及接下來的詳細描述，本專利技術將更容易理解，其中同樣的附圖標記對應同樣的結構部件，其中圖IA為本專利技術中芯片上電容的一個實施例的示意圖；圖IB為圖IA示出的芯片上電容沿A-A線的剖視示意圖；圖IC為圖IA示出的芯片上電容沿B-B線的剖視示意圖；和圖2A和圖2B示出了現有技術中的芯片上電容的一個實施例。具體實施方式本專利技術的詳細描述主要通過程序、步驟、邏輯塊、過程或其他象征性的描述來直接或間接地模擬本專利技術技術方案的運作。為透徹的理解本專利技術，在接下來的描述中陳述了很多特定細節。而在沒有這些特定細節時，本專利技術則可能仍可實現。所屬領域內的技術人員使用此處的這些描述和陳述向所屬領域內的其他技術人員有效的介紹他們的工作本質。換句話說，為避免混淆本專利技術的目的，由于熟知的方法、程序、成分和電路已經很容易理解，因此它們并未被詳細描述。此處所稱的“一個實施例”或“實施例”是指可包含于本專利技術至少一個實現方式中的特定特征、結構或特性。在本說明書中不同地方出現的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。此外，表示一個或多個實施例的方法、流程圖或功能框圖中的模塊順序并非固定的指代任何特定順序，也不構成對本專利技術的限制。圖IA為本專利技術中芯片上電容100的一個實施例的示意圖。請參照圖IA所示，所述電容100包括第一導電層120、與第一導電層120電性連接的數個第一導電部130(圖IA 中僅示例性的示出了兩個)、第二導電層150和與第二導電層150電性連接的數個第二導電部140(圖IA中僅示例性的示出了兩個)，其中所述電容為芯片上的電容，第一導電層120 和第二導電層150為芯片上的不同層。第二導電層150與第一導電層120至少部分重疊且間隔平行設置。第一導電部 130與第一導電層120基本垂直且從第一導電層120向第二導電層150延伸，其中第一導電部130并未延伸至并接觸到第二導電層150，另外各第一導電部130之間間隔平行設置。 第二導電部140與第二導電層150基本垂直且從第二導電層150向第一導電層120延伸， 其中第二導電部140并未延伸至并接觸到第一導電層120，另外各第二導電部140之間間隔平行設置，同時各第二導電部140與各第一導電部130之間也平行間隔設置。在一個實施例中，第一導電部和第二導電部均為柱狀。第一導電部130和第一導電層120共同形成了片上電容100的一個電極，第二導電部140和第二導電層120共同形成了片上電本文檔來自技高網...
【技術保護點】
１．一種電容，其特征在于，其包括：第一導電層；與第一導電層平行間隔設置的第二導電層；與第一導電層電性連接的向第二導電層延伸的多個平行間隔設置的第一導電部；與第二導電層電性連接的向第一導電層延伸的多個平行間隔設置的第二導電部，其中各第二導電部與各第一導電部平行間隔設置；其中第一導電部和第二導電部形成一個陣列，第一導電部和第二導電部在所述陣列的一個邊緣方向上交替排布，第一導電部和第二導電部在所述陣列的另一個邊緣方向上也交替排布。
【技術特征摘要】
【專利技術屬性】
技術研發人員：王釗，
申請(專利權)人：北京中星微電子有限公司，
類型：發明
國別省市：11
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