半導體集成電路制造技術

本發明專利技術的半導體集成電路上搭載多個具有梳狀電容(10)的模擬宏，梳狀電容(10)具有梳狀電極(11)及電極(12)，電極(11)的梳齒部(13)與電極(12)的梳齒部(14)相咬合而形成，結果使得電極(11)的梳齒部(13)與電極(12)的梳齒部(14)交替地平行排列，其梳齒部間隔S按照表示實際電容值與理想電容值之間的誤差的絕對精度或它跟與之接近的梳狀電容間的電容值之差的相對精度而不同。可提供具有確保高的電容精度的梳狀電容的高精度模擬宏，及搭載有高集成模擬宏的半導體集成電路。

【技術實現步驟摘要】

本專利技術涉及半導體集成電路，特別地涉及搭載具有梳狀電容的模擬電路的半導體集成電路。
技術介紹
以下，就搭載具有傳統梳狀電容的模擬電路的半導體集成電路進行說明(例如， 專利文獻1)。圖2是一例專利文獻1所示的傳統梳狀電容的說明圖。圖2中，梳狀電容20具有梳狀電極21及電極22，電極21和電極22相咬合而形成，結果使得電極21的梳齒部23和電極22的梳齒部M交替地平行排列。梳狀電容20利用在相鄰且并行的電極的梳齒部的側面產生的電容。每一組梳狀電容梳齒部的理想容量以式(1)表示，其中ε 0為真空介電常數，ε οχ為氧化膜的相對介電常數，h0為梳齒部厚度， LO為電極21的梳齒部23與電極22的梳齒部M咬合部分的長度，SO為梳齒部間隔。CO= ε0· ε ox (h · L0/S0)(1)于是，全部側面之間電容的總值就成為電容元件的電容值C。圖2中有5個側面， 梳狀電容20的電容值以式(2)表示。C = 5 X CO(2)近年的微細工藝中，布線的最小尺寸已從數百納米降至一百納米以下，用普通布線工藝就可實現要求特殊工藝的MIM(metal-insulator-metal)電容排列這種高電容密度的梳狀電容。因此，采用圖2的梳狀電容，能夠用普通布線工藝實現搭載高集成模擬電路的半導體集成電路。專利文獻1 美國專利第5208725號(第1_3頁，第2_4圖)但是，模擬電路不僅要求具有電容密度，還要求具有電容精度。MIM電容中，通過增大電容形成面的尺寸來降低對加工精度的影響，確保了所需的電容精度。另一方面，圖2所示的傳統的梳狀電容中，電容形成面的尺寸由梳齒部的高度 hOX梳齒部的長度LO確定，但是，由于設計時不能改變梳齒部的高度h0，難以用梳狀電容確保所需的電容精度。因而，難以在半導體集成電路中搭載具有確保高電容精度的梳狀電容的模擬電路。
技術實現思路
因此，本專利技術的目的在于，提供搭載具有確保高電容精度的梳狀電容的高精度模擬電路的半導體集成電路。為了解決上述課題，本專利技術的半導體集成電路的特征在于，搭載多個具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔設定為按照表示該梳狀電容的實際電容值與理想電容值之間的誤差的絕對精度而不同，上述梳狀電容被要求的絕對精度因具有該梳狀電容的上述模擬宏的種類而不同。另外，本專利技術的半導體集成電路的特征在于，搭載多個具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極與上述第2電極相咬合而形成， 結果使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列，上述梳狀電容的梳齒部間隔及梳齒部寬度設定為按照表示該梳狀電容的實際電容值與理想電容值之間的誤差的絕對精度而不同，上述梳狀電容被要求的絕對精度因具有該梳狀電容的上述模擬宏的種類而不同。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器， 上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器， 上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有流水線型AD轉換器，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容具有最寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有流水線型AD轉換器，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉換器，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容具有最寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉換器，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容被要求最高的絕對精度，按照該絕對精度，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器和PLL，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對精度，且上述PLL的梳狀電容被要求第二高的絕對精度，對應于上述被要求的絕對精度，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器和PLL，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對精度，且上述PLL的梳狀電容被要求第二高的絕對精度，對應于上述被要求的絕對精度，上述多個模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，且上述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有流水線型AD轉換器和PLL，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容被要求最高的絕對精度，且上述PLL的梳狀電容被要求第二高的絕對精度，對應于上述被要求的絕對精度，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有流水線型AD轉換器和PLL，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容被要求最高的絕對精度，且上述PLL的梳狀電容被要求第二高的絕對精度，對應于上述被要求的絕對精度，上述多個模擬宏的梳狀電容中，上述流水線型AD轉換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，且上述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉換器和PLL，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容被要求最高的絕對精度，且上述PLL的梳狀電容被要求第二高的絕對精度，對應于上述被要求的絕對精度，上述多個模擬宏的梳狀電容中，上述電荷再分配型AD轉換器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本專利技術的半導體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉換器和PLL，上述多本文檔來自技高網...

【技術保護點】
１．一種搭載多個具有梳狀電容的模擬宏的半導體集成電路，其中，所述梳狀電容具有梳狀的第１電極和第２電極，所述梳狀電容是所述第１電極與所述第２電極以所述第１電極的梳齒部和所述第２電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導體集成電路的特征在于，作為所述模擬宏至少搭載有濾波器，在所述多個模擬宏的梳狀電容中，所述濾波器的梳狀電容具有比其它梳狀電容寬的梳齒部間隔。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：野間崎大輔，岡浩二，尾關俊明，
申請(專利權)人：松下電器產業株式會社，
類型：發明
國別省市：JP