本發明專利技術公開了一種基于齊納二極管的瞬態電壓抑制器，包括N襯底層，N襯底層上從左到右依次設有第一P+外延區、第二P+外延區、N+埋層、第四P+外延區、第五P+外延區；第二P+外延區和第四P+外延區上分別設有第一P-阱和第三P-阱；N+埋層上自底向上依次設有第三P+外延區、第二P-阱和第三N+有源注入區；第一P+外延區和第五P+外延區上分別設有第一P+有源注入區和第四P+有源注入區；第一P-阱和第三P-阱上分別設有對應的N+有源注入區和P+有源注入區。本發明專利技術通過采用齊納二極管與低電容二極管的組合結構，進一步降低了TVS的寄生電容，可廣泛應用于一些便攜式設備和高速接口的靜電防護上。
【技術實現步驟摘要】
本專利技術屬于集成電路靜電防護
，具體涉及一種基于齊納二極管的瞬態電壓抑制器。
技術介紹
隨著電子信息技術的迅速發展，當前半導體器件日益趨向小型化、高密度和多功能化，特別是像時尚消費電子和便攜式產品等對主板面積要求比較嚴格的應用，很容易受到靜電釋放(ESD)的影響。靜電是時時刻刻到處存在的，在60年代，隨著對靜電非常敏感的MOS器件的出現，靜電問題也出現了，到70年代靜電問題越來越來嚴重，80-90年代，隨著集成電路的密度越來越大，一方面其二氧化硅膜的厚度越來越薄(微米變到納米)，其承受的靜電電壓越來越低；另一方面，產生和積累靜電的材料如塑料，橡膠等大量使用，使得靜電越來越普遍存在，僅美國電子工業每年因靜電造成的損失達幾百億美元，因此靜電破壞已成為電子工業的隱形殺手，是電子工業普遍存在的“硬病毒”，在某個時刻內外因條件具備時就要發作。靜電破壞具有隱蔽性，潛在性，隨機性和復雜性。人體不能直接感知靜電除非發生靜電放電，但是發生靜電放電人體也不一定能有電擊的感覺，這是因為人體感知的靜電放電電壓為2 3V，所以靜電具有隱蔽性；有些電子元器件受到靜電損傷后的性能沒有明顯的下降，但多次累加放電會給器件造成內傷而形成隱患。因此靜電對器件的損傷具有潛在性；從一個元件產生以后，一直到它損壞以前，所有的過程都受到靜電的威脅，而這些靜電的產生也具有隨機性，其損壞也具有隨機性；靜電放電損傷的失效分析工作，因電子產品的精、細、微小的結構特點而費時、費事、費錢，要求較高的技術往往需要使用掃描電鏡等高精密儀器。即使如此，有些靜電損傷現象也難以與其他原因造成的損傷加以區別，使人誤把靜電損傷失效當作其他失效。這在對靜電放電損害未充分認識之前，常常歸因于早期失效或情況不明的失效，從而不自覺地掩蓋了失效的真正原因。所以靜電對電子器件損傷的分析具有復雜性。靜電放電現象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及FIM(電場感應模式)。而最常見也是工業界產品必須通過的兩種靜電放電模式是HBM和MM。當發生靜電放電時，電荷通常從芯片的一只引腳流入而從另一只引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部芯片則會造成內部芯片的損壞， 同時，在輸入引腳產生的高壓也會造成內部器件發生柵氧擊穿現象，從而導致電路失效。因此，為了防止內部芯片遭受ESD損傷，對芯片的每個引腳都要進行有效的ESD防護，對ESD 電流進行泄放。在集成電路的正常工作狀態下，靜電放電保護器件是處于關閉的狀態，不會影響輸入輸出引腳上的電位；而在外部靜電灌入集成電路而產生瞬間的高電壓的時候，這個器件會開啟導通，迅速的排放掉靜電電流。ESD靜電因為時間短，能量大，往往對電路產生瞬間的沖擊導致電路中各器件的損壞，這就要求ESD防護結構不但要有很好的電流泄放能，而且對于ESD靜電有一種較快的反應速度。電路保護元件的選擇根據所要保護的布線情況、可用的電路板空間以及被保護電路的電特性來決定。因為利用先進工藝技術制造的IC電路里氧化層比較薄，柵極氧化層更易受到損害；而且一些采用深亞微米工藝和甚精細線寬布線的復雜半導體功能電路，對電路瞬變過程的影響更加敏感，這將導致上述問題加重。因此要求保護器件必須具備低箝位電壓以提供有效的ESD保護；而且響應時間足夠短以滿足高速數據線路的要求；封裝集成度高以適用便攜設備印制電路板面積緊張的情況；同時還要保證多次ESD過程后不會劣化以保證高檔設備應有的品質。瞬態電壓抑制器(TVS transient Voltage Suppressor)正是為解決這些問題而產生的，它已成為保護電子信息設備的關鍵性技術器件。但傳統TVS中二極管結構大多是在P襯底上或者在P外延上注入N+形成PN結， 依靠較大的PN結面積承載ESD大電流，或者是在N襯底或N外延上注入P+形成PN結；目前傳統TVS主要應用于手機，MP3和數碼相機等便攜電子產品中，這些產品由于數據傳輸速度比較慢，因此，對TVS的寄生電容的要求不高，一般允許在(30 100)pF的范圍內；但目前的一些高端數碼產品基本都采用如USB2. 0、USB3. 0、HDMI等高速傳輸接口，如USB3. 0，數據傳輸速率達到600MBps，因此對TVS的寄生電容要求極高，必須要求低于3. 5pF甚至更低， 故傳統大電容值的TVS應用于高速傳輸接口中會影響整個系統的信號完整性，失去ESD防護的性能，已經不能滿足這種高速要求。
技術實現思路
針對現有技術所存在的上述技術缺陷，本專利技術提供了一種基于齊納二極管的瞬態電壓抑制器，寄生電容低，滿足傳輸接口的高速要求。一種基于齊納二極管的瞬態電壓抑制器，包括N襯底層，所述的N襯底層上從左到右依次設有第一隔離槽、第一 P+外延區、第二隔離槽、第二 P+外延區、第三隔離槽、N+埋層、 第四隔離槽、第四P+外延區、第五隔離槽、第五P+外延區、第六隔離槽；所述的第二 P+外延區和第四P+外延區上分別設有第一 P-阱和第三P-阱；所述的N+埋層上自底向上依次設有第三P+外延區、第二 P-阱和第三N+有源注入區；所述的第一 P+外延區和第五P+外延區上分別設有第一 P+有源注入區和第四P+ 有源注入區；所述的第一 P-阱上左右分別設有第一 N+有源注入區和第二 P+有源注入區； 所述的第三P-阱上左右分別設有第三P+有源注入區和第二 N+有源注入區；所述的第一 P+有源注入區和第一 N+有源注入區通過第一金屬電極相連；所述的第四P+有源注入區和第二 N+有源注入區通過第二金屬電極相連；所述的第二 P+有源注入區、第三P+有源注入區和第三N+有源注入區通過接地電極相連；所述的N襯底層的底部設有電源電極。優選的技術方案中，所述的第一 P-阱、第二 P-阱和第三P-阱的摻雜濃度為 (5 X IO16 IX IO17) atom/cm3，厚度為(1. 2 2. 5)um ；可有效地抑制寄生效應。優選的技術方案中，所述的第一 P+外延區、第二 P+外延區、第三P+外延區、第四 P+外延區和第五P+外延區的摻雜濃度為(4X IO17 5X IO18) atom/cm3，厚度為(3 4. 2)um ；可有效地抑制寄生效應。優選的技術方案中，所述的N+埋層的摻雜濃度為(3X IO18 IX IO19)atom/cm3，厚度為(1 1. 5)um ；可有效地抑制寄生效應。優選的技術方案中，所述的第一隔離槽、第二隔離槽、第三隔離槽、第四隔離槽、第五隔離槽和第六隔離槽的寬度為(1.5 2)11!11，深度為(6 8) um;可有效地抑制寄生效應。優選的技術方案中，所述的第三N+有源注入區的寬度為所述的N+埋層的寬度的 (0. 4 0. 7)倍；可有效地抑制寄生效應。所述的瞬態電壓抑制器的等效電路由四個二極管和一個齊納二極管構成；其中， 第一二極管的陰極與齊納二極管的陰極和第三二極管的陰極相連并接收外部設備提供的電源電壓，第一二極管的陽極與第二二極管的陰極相連并構成所述的瞬態電壓抑制器的一端，第二二極管的陽極與齊納二極管的陽極和第四二極管的陽極相連并接地，第四二極管的陰極與第三二極管的陽極相連并構成所本文檔來自技高網...
【技術保護點】
１．一種基于齊納二極管的瞬態電壓抑制器，其特征在于：包括Ｎ襯底層，所述的Ｎ襯底層上從左到右依次設有第一隔離槽、第一Ｐ＋外延區、第二隔離槽、第二Ｐ＋外延區、第三隔離槽、Ｎ＋埋層、第四隔離槽、第四Ｐ＋外延區、第五隔離槽、第五Ｐ＋外延區、第六隔離槽；所述的第二Ｐ＋外延區和第四Ｐ＋外延區上分別設有第一Ｐ－阱和第三Ｐ－阱；所述的Ｎ＋埋層上自底向上依次設有第三Ｐ＋外延區、第二Ｐ－阱和第三Ｎ＋有源注入區；所述的第一Ｐ＋外延區和第五Ｐ＋外延區上分別設有第一Ｐ＋有源注入區和第四Ｐ＋有源注入區；所述的第一Ｐ－阱上左右分別設有第一Ｎ＋有源注入區和第二Ｐ＋有源注入區；所述的第三Ｐ－阱上左右分別設有第三Ｐ＋有源注入區和第二Ｎ＋有源注入區；所述的第一Ｐ＋有源注入區和第一Ｎ＋有源注入區通過第一金屬電極相連；所述的第四Ｐ＋有源注入區和第二Ｎ＋有源注入區通過第二金屬電極相連；所述的第二Ｐ＋有源注入區、第三Ｐ＋有源注入區和第三Ｎ＋有源注入區通過接地電極相連；所述的Ｎ襯底層的底部設有電源電極。
【技術特征摘要】
【專利技術屬性】
技術研發人員：董樹榮，吳健，苗萌，馬飛，
申請(專利權)人：浙江大學，
類型：發明
國別省市：86
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